JPH06268231A - 浮遊ゲート型不揮発性半導体記憶装置 - Google Patents
浮遊ゲート型不揮発性半導体記憶装置Info
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- JPH06268231A JPH06268231A JP8153593A JP8153593A JPH06268231A JP H06268231 A JPH06268231 A JP H06268231A JP 8153593 A JP8153593 A JP 8153593A JP 8153593 A JP8153593 A JP 8153593A JP H06268231 A JPH06268231 A JP H06268231A
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- Japan
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- semiconductor substrate
- floating gate
- region
- memory device
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Abstract
(57)【要約】
【目的】 極めて低い電圧でも高い効率で少数キャリア
を浮遊ゲートへ注入することができる様にする。 【構成】 半導体基板１２と拡散層とを順バイアスして
供給された電子１９を、半導体基板１２と制御ゲート１
８及びソース／ドレインとを逆バイアスして発生させた
空乏層で加速する。この空乏層によって半導体基板１２
のエネルギバンドが湾曲し、この曲がりφS が半導体基
板１２とゲート酸化膜１５との間のエネルギ障壁ＥB 以
上になると、空乏層で加速された電子１９は浮遊ゲート
１６へ注入される。
を浮遊ゲートへ注入することができる様にする。 【構成】 半導体基板１２と拡散層とを順バイアスして
供給された電子１９を、半導体基板１２と制御ゲート１
８及びソース／ドレインとを逆バイアスして発生させた
空乏層で加速する。この空乏層によって半導体基板１２
のエネルギバンドが湾曲し、この曲がりφS が半導体基
板１２とゲート酸化膜１５との間のエネルギ障壁ＥB 以
上になると、空乏層で加速された電子１９は浮遊ゲート
１６へ注入される。
Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲートへのキャリ
アの注入によって情報を記憶する浮遊ゲート型不揮発性
半導体記憶装置に関するものである。
アの注入によって情報を記憶する浮遊ゲート型不揮発性
半導体記憶装置に関するものである。
【０００２】
【従来の技術】図２は、スタックゲート型のフラッシュ
ＥＥＰＲＯＭの一般的な構造を示している。このフラッ
シュＥＥＰＲＯＭでは、トランジスタ１１でメモリセル
が構成されており、Ｐ型の半導体基板１２に、トランジ
スタ１１のソース及びドレインとしてのＮ+ 型の拡散層
１３、１４が形成されている。半導体基板１２の表面に
はゲート酸化膜１５が形成されており、このゲート酸化
膜１５上に浮遊ゲート１６が形成されている。そして、
浮遊ゲート１６上には、容量結合用の酸化膜１７を介し
て、制御ゲート１８が積層されている。
ＥＥＰＲＯＭの一般的な構造を示している。このフラッ
シュＥＥＰＲＯＭでは、トランジスタ１１でメモリセル
が構成されており、Ｐ型の半導体基板１２に、トランジ
スタ１１のソース及びドレインとしてのＮ+ 型の拡散層
１３、１４が形成されている。半導体基板１２の表面に
はゲート酸化膜１５が形成されており、このゲート酸化
膜１５上に浮遊ゲート１６が形成されている。そして、
浮遊ゲート１６上には、容量結合用の酸化膜１７を介し
て、制御ゲート１８が積層されている。
【０００３】この様なフラッシュＥＥＰＲＯＭにおいて
浮遊ゲート１６へ電子を注入する方法としては、ＥＰＲ
ＯＭと同様にチャネルホットエレクトロンを利用する方
法や、ファウラノルドハイムトンネリングを利用する方
法等が、従来から提案されている。このうちのチャネル
ホットエレクトロンを利用する方法では、浮遊ゲート１
６への電子の注入に際して、高電圧で大電流を流す必要
がある。
浮遊ゲート１６へ電子を注入する方法としては、ＥＰＲ
ＯＭと同様にチャネルホットエレクトロンを利用する方
法や、ファウラノルドハイムトンネリングを利用する方
法等が、従来から提案されている。このうちのチャネル
ホットエレクトロンを利用する方法では、浮遊ゲート１
６への電子の注入に際して、高電圧で大電流を流す必要
がある。
【０００４】これに対して、ファウラノルドハイムトン
ネリングを利用する方法では、高電圧は必要であるがチ
ャネル電流が殆ど流れないので、内部昇圧回路によって
容易に対応することができ、最近の低電圧化の要求に適
した方法として注目を集めている。
ネリングを利用する方法では、高電圧は必要であるがチ
ャネル電流が殆ど流れないので、内部昇圧回路によって
容易に対応することができ、最近の低電圧化の要求に適
した方法として注目を集めている。
【０００５】
【発明が解決しようとする課題】しかし、ファウラノル
ドハイムトンネリングを利用する方法でも、半導体基板
１２と制御ゲート１８との間には２０Ｖ程度の高電圧を
印加する必要があるので、この高電圧を操作する周辺回
路部のトランジスタには、その高電圧に耐える構造が必
要とされる。
ドハイムトンネリングを利用する方法でも、半導体基板
１２と制御ゲート１８との間には２０Ｖ程度の高電圧を
印加する必要があるので、この高電圧を操作する周辺回
路部のトランジスタには、その高電圧に耐える構造が必
要とされる。
【０００６】従って、周辺回路部のトランジスタの寸法
を大きくせざるを得ない等の問題があり、集積度を高め
たりすることができなかった。このため、チャネルホッ
トエレクトロンやファウラノルドハイムトンネリングを
利用する場合に比べて、更に低い電圧で電子を浮遊ゲー
ト１６へ注入することができるフラッシュＥＥＰＲＯＭ
等が望まれていた。
を大きくせざるを得ない等の問題があり、集積度を高め
たりすることができなかった。このため、チャネルホッ
トエレクトロンやファウラノルドハイムトンネリングを
利用する場合に比べて、更に低い電圧で電子を浮遊ゲー
ト１６へ注入することができるフラッシュＥＥＰＲＯＭ
等が望まれていた。
【０００７】
【課題を解決するための手段】請求項１の浮遊ゲート型
不揮発性半導体記憶装置は、メモリセルを構成している
トランジスタ１１のチャネル領域へ少数キャリア１９を
供給するための注入領域２１、２２、２５が半導体基体
１２、２４に設けられており、制御ゲート１８とドレイ
ン１４またはソース１３とに前記半導体基体１２、２４
に対して逆バイアスの電圧を印加して発生させた空乏層
で前記少数キャリア１９を加速し、この少数キャリア１
９を前記チャネル領域から浮遊ゲート１６へ注入するこ
とを特徴としている。
不揮発性半導体記憶装置は、メモリセルを構成している
トランジスタ１１のチャネル領域へ少数キャリア１９を
供給するための注入領域２１、２２、２５が半導体基体
１２、２４に設けられており、制御ゲート１８とドレイ
ン１４またはソース１３とに前記半導体基体１２、２４
に対して逆バイアスの電圧を印加して発生させた空乏層
で前記少数キャリア１９を加速し、この少数キャリア１
９を前記チャネル領域から浮遊ゲート１６へ注入するこ
とを特徴としている。
【０００８】請求項２の浮遊ゲート型不揮発性半導体記
憶装置は、請求項１の浮遊ゲート型不揮発性半導体記憶
装置において、記憶情報の消去を一括して行う一括消去
型であることを特徴としている。
憶装置は、請求項１の浮遊ゲート型不揮発性半導体記憶
装置において、記憶情報の消去を一括して行う一括消去
型であることを特徴としている。
【０００９】請求項３の浮遊ゲート型不揮発性半導体記
憶装置は、請求項１または２の浮遊ゲート型不揮発性半
導体記憶装置において、前記半導体基体１２、２４とは
逆導電型の拡散層２１が前記トランジスタ１１外の領域
に設けられており、前記半導体基体１２、２４と前記拡
散層２１とを順バイアス状態にしてこの拡散層２１を前
記注入領域にすることを特徴としている。
憶装置は、請求項１または２の浮遊ゲート型不揮発性半
導体記憶装置において、前記半導体基体１２、２４とは
逆導電型の拡散層２１が前記トランジスタ１１外の領域
に設けられており、前記半導体基体１２、２４と前記拡
散層２１とを順バイアス状態にしてこの拡散層２１を前
記注入領域にすることを特徴としている。
【００１０】請求項４の浮遊ゲート型不揮発性半導体記
憶装置は、請求項１または２の浮遊ゲート型不揮発性半
導体記憶装置において、前記トランジスタ１１が第１導
電型領域２３中に設けられており、前記第１導電型領域
２３は第２導電型領域２２中に設けられており、前記第
１導電型領域２３と前記第２導電型領域２２とを順バイ
アス状態にしてこの第２導電型領域２２を前記注入領域
にすることを特徴としている。
憶装置は、請求項１または２の浮遊ゲート型不揮発性半
導体記憶装置において、前記トランジスタ１１が第１導
電型領域２３中に設けられており、前記第１導電型領域
２３は第２導電型領域２２中に設けられており、前記第
１導電型領域２３と前記第２導電型領域２２とを順バイ
アス状態にしてこの第２導電型領域２２を前記注入領域
にすることを特徴としている。
【００１１】請求項５の浮遊ゲート型不揮発性半導体記
憶装置は、請求項１または２の浮遊ゲート型不揮発性半
導体記憶装置において、前記半導体基体１２、２４とは
逆導電型の拡散層２５が前記トランジスタ１１下に設け
られており、前記半導体基体１２、２４と前記拡散層２
５とを順バイアス状態にしてこの拡散層２５を前記注入
領域にすることを特徴としている。
憶装置は、請求項１または２の浮遊ゲート型不揮発性半
導体記憶装置において、前記半導体基体１２、２４とは
逆導電型の拡散層２５が前記トランジスタ１１下に設け
られており、前記半導体基体１２、２４と前記拡散層２
５とを順バイアス状態にしてこの拡散層２５を前記注入
領域にすることを特徴としている。
【００１２】請求項６の浮遊ゲート型不揮発性半導体記
憶装置は、請求項５の浮遊ゲート型不揮発性半導体記憶
装置において、前記拡散層２５とは逆導電型の半導体基
板１２中にこの拡散層２５が設けられており、前記半導
体基板１２と同一導電型の単結晶半導体層２４が前記半
導体基板１２上に設けられており、前記単結晶半導体層
２４中に前記トランジスタ１１が設けられていることを
特徴としている。
憶装置は、請求項５の浮遊ゲート型不揮発性半導体記憶
装置において、前記拡散層２５とは逆導電型の半導体基
板１２中にこの拡散層２５が設けられており、前記半導
体基板１２と同一導電型の単結晶半導体層２４が前記半
導体基板１２上に設けられており、前記単結晶半導体層
２４中に前記トランジスタ１１が設けられていることを
特徴としている。
【００１３】
【作用】本発明による浮遊ゲート型不揮発性半導体記憶
装置では、空乏層で少数キャリア１９を加速している
が、空乏層によって半導体基体１２、２４のエネルギバ
ンドが湾曲し、この曲がりφS が半導体基体１２、２４
とゲート絶縁膜１５との間のエネルギ障壁ＥB 以上にな
ると、空乏層で加速された少数キャリア１９は浮遊ゲー
ト１６へ注入される。従って、チャネルホットエレクト
ロンやファウラノルドハイムトンネリングを利用する場
合に比べて、極めて低い電圧で少数キャリア１９を浮遊
ゲート１６へ注入することができる。
装置では、空乏層で少数キャリア１９を加速している
が、空乏層によって半導体基体１２、２４のエネルギバ
ンドが湾曲し、この曲がりφS が半導体基体１２、２４
とゲート絶縁膜１５との間のエネルギ障壁ＥB 以上にな
ると、空乏層で加速された少数キャリア１９は浮遊ゲー
ト１６へ注入される。従って、チャネルホットエレクト
ロンやファウラノルドハイムトンネリングを利用する場
合に比べて、極めて低い電圧で少数キャリア１９を浮遊
ゲート１６へ注入することができる。
【００１４】また、トランジスタ１１を第１導電型領域
２３中に設けると共に第１導電型領域２３を第２導電型
領域２２中に設けてこの第２導電型領域２２を注入領域
にしたり、半導体基体１２、２４とは逆導電型の拡散層
２５をトランジスタ１１下に設けてこの拡散層２５を注
入領域にしたりすれば、注入部がチャネル領域の直下に
位置するので、チャネル領域における少数キャリア１９
の寿命が長く、浮遊ゲート１６への注入効率が高くな
る。
２３中に設けると共に第１導電型領域２３を第２導電型
領域２２中に設けてこの第２導電型領域２２を注入領域
にしたり、半導体基体１２、２４とは逆導電型の拡散層
２５をトランジスタ１１下に設けてこの拡散層２５を注
入領域にしたりすれば、注入部がチャネル領域の直下に
位置するので、チャネル領域における少数キャリア１９
の寿命が長く、浮遊ゲート１６への注入効率が高くな
る。
【００１５】
【実施例】以下、スタックゲート型のフラッシュＥＥＰ
ＲＯＭに適用した本発明の第１〜第３実施例を、図１〜
５を参照しながら説明する。
ＲＯＭに適用した本発明の第１〜第３実施例を、図１〜
５を参照しながら説明する。
【００１６】まず、実施例の説明に先立って、本発明の
原理を図１、２によって説明する。図２に示す様に、Ｐ
型の半導体基板１２に対して、制御ゲート１８に正の電
圧ＶGBを印加し、ソース及びドレインである拡散層１
３、１４に互いに等しい正の電圧ＶDBを印加して、半導
体基板１２と制御ゲート１８及び拡散層１３、１４とを
逆バイアス状態にすると、半導体基板１２に空乏層が広
がり、半導体基板１２のエネルギバンドは図１に示す様
に湾曲する。
原理を図１、２によって説明する。図２に示す様に、Ｐ
型の半導体基板１２に対して、制御ゲート１８に正の電
圧ＶGBを印加し、ソース及びドレインである拡散層１
３、１４に互いに等しい正の電圧ＶDBを印加して、半導
体基板１２と制御ゲート１８及び拡散層１３、１４とを
逆バイアス状態にすると、半導体基板１２に空乏層が広
がり、半導体基板１２のエネルギバンドは図１に示す様
に湾曲する。
【００１７】このとき、ＶGBがトランジスタ１１の閾値
電圧Ｖth（約１．５Ｖ）以上であるとすると、エネルギ
バンドの曲がりφS は、 φS ＝２φFB＋ＶDB となる。ここで、φFBは半導体基板１２のバンドギャッ
プの中心とフェルミレベルとの差である。
電圧Ｖth（約１．５Ｖ）以上であるとすると、エネルギ
バンドの曲がりφS は、 φS ＝２φFB＋ＶDB となる。ここで、φFBは半導体基板１２のバンドギャッ
プの中心とフェルミレベルとの差である。
【００１８】半導体基板１２及びゲート酸化膜１５を夫
々Ｓｉ基板及びＳｉＯ2 膜とし、Ｓｉ−ＳｉＯ2 間のエ
ネルギ障壁ＥB （約３．１ｅＶ）以上にφS が大きくな
ると、図１に示す様に、半導体基板１２中で発生した電
子１９は、エネルギバンドの湾曲部つまり空乏層におけ
る加速で高エネルギを得て、浮遊ゲート１６へ注入され
る。
々Ｓｉ基板及びＳｉＯ2 膜とし、Ｓｉ−ＳｉＯ2 間のエ
ネルギ障壁ＥB （約３．１ｅＶ）以上にφS が大きくな
ると、図１に示す様に、半導体基板１２中で発生した電
子１９は、エネルギバンドの湾曲部つまり空乏層におけ
る加速で高エネルギを得て、浮遊ゲート１６へ注入され
る。
【００１９】このため、φS を３．１ｅＶとすれば、２
φFBは約０．９ｅＶであるので、上記の式から、 ＶDB＝３．１−０．９ ＝２．２ となり、ＶDBを２．２Ｖ以上にすれば、浮遊ゲート１６
への電子１９の注入が原理的に可能になる。なお、ＶGB
はＶth以上であればよく、Ｖthよりも高い電圧をＶGBと
して印加しても、２φFB以上にはエネルギバンドの湾曲
に寄与しない。
φFBは約０．９ｅＶであるので、上記の式から、 ＶDB＝３．１−０．９ ＝２．２ となり、ＶDBを２．２Ｖ以上にすれば、浮遊ゲート１６
への電子１９の注入が原理的に可能になる。なお、ＶGB
はＶth以上であればよく、Ｖthよりも高い電圧をＶGBと
して印加しても、２φFB以上にはエネルギバンドの湾曲
に寄与しない。
【００２０】従って、図２に示したスタックゲート型の
フラッシュＥＥＰＲＯＭにおいて、ＶGB＞Ｖth（約１．
５Ｖ）、ＶDB＞２．２Ｖにすれば浮遊ゲート１６へ電子
１９を注入することができ、チャネルホットエレクトロ
ンやファウラノルドハイムトンネリングを利用する場合
に比べて、極めて低い電圧で電子１９を浮遊ゲート１６
へ注入することができる。但し、実際には、注入に要す
る時間を短くするために、印加電圧は適宜高くする必要
がある。
フラッシュＥＥＰＲＯＭにおいて、ＶGB＞Ｖth（約１．
５Ｖ）、ＶDB＞２．２Ｖにすれば浮遊ゲート１６へ電子
１９を注入することができ、チャネルホットエレクトロ
ンやファウラノルドハイムトンネリングを利用する場合
に比べて、極めて低い電圧で電子１９を浮遊ゲート１６
へ注入することができる。但し、実際には、注入に要す
る時間を短くするために、印加電圧は適宜高くする必要
がある。
【００２１】以上が本発明の原理であるが、この原理で
浮遊ゲート１６へ電子１９を注入するためには、上記の
説明からも明らかな様に、Ｐ型の半導体基板１２中に少
数キャリアである電子１９を発生させる必要がある。図
３〜５は、電子１９の注入領域を有する第１〜第３実施
例を示している。
浮遊ゲート１６へ電子１９を注入するためには、上記の
説明からも明らかな様に、Ｐ型の半導体基板１２中に少
数キャリアである電子１９を発生させる必要がある。図
３〜５は、電子１９の注入領域を有する第１〜第３実施
例を示している。
【００２２】図３に示す第１実施例では、トランジスタ
１１外の領域にＮ+ 型の拡散層２１が設けられており、
浮遊ゲート１６への電子１９の注入操作時には、半導体
基板１２に対して負の電圧ＶN を拡散層２１に印加する
ことによって半導体基板１２と拡散層２１とを順バイア
ス状態にして、半導体基板１２中に電子１９を発生させ
る。ＶN は、消費電流や電子１９の注入速度との兼ね合
いで決められるが、−１Ｖ程度である。
１１外の領域にＮ+ 型の拡散層２１が設けられており、
浮遊ゲート１６への電子１９の注入操作時には、半導体
基板１２に対して負の電圧ＶN を拡散層２１に印加する
ことによって半導体基板１２と拡散層２１とを順バイア
ス状態にして、半導体基板１２中に電子１９を発生させ
る。ＶN は、消費電流や電子１９の注入速度との兼ね合
いで決められるが、−１Ｖ程度である。
【００２３】図４に示す第２実施例では、Ｐ型の半導体
基板１２のＮウェル２２中にＰウェル２３が形成されて
おり、このＰウェル２３中にトランジスタ１１が形成さ
れている。そして、浮遊ゲート１６への電子１９の注入
操作時には、Ｐウェル２３に対して負の電圧ＶN をＮウ
ェル２２に印加することによって、電子１９を発生させ
る。
基板１２のＮウェル２２中にＰウェル２３が形成されて
おり、このＰウェル２３中にトランジスタ１１が形成さ
れている。そして、浮遊ゲート１６への電子１９の注入
操作時には、Ｐウェル２３に対して負の電圧ＶN をＮウ
ェル２２に印加することによって、電子１９を発生させ
る。
【００２４】この様な第２実施例では、電子１９を発生
させるＰウェル２３とＮウェル２２との接合がトランジ
スタ１１のチャネル領域の直下に位置しているので、図
３に示した第１実施例に比べて、少数キャリアである電
子１９のチャネル領域における寿命が長く、浮遊ゲート
１６への電子１９の注入効率が高い。
させるＰウェル２３とＮウェル２２との接合がトランジ
スタ１１のチャネル領域の直下に位置しているので、図
３に示した第１実施例に比べて、少数キャリアである電
子１９のチャネル領域における寿命が長く、浮遊ゲート
１６への電子１９の注入効率が高い。
【００２５】図５に示す第３実施例では、Ｐ型の半導体
基板１２上にＰ型のエピタキシャル層２４が設けられて
おり、これらの半導体基板１２とエピタキシャル層２４
とでＰ型の半導体基体が構成されている。トランジスタ
１１はエピタキシャル層２４に形成されており、Ｎ+ 型
の拡散層２５がトランジスタ１１下で且つ半導体基板１
２の表面に埋め込まれている。この様な第３実施例で
は、上述の第２実施例よりも製造プロセスが複雑ではあ
るが、第２実施例と同様な作用効果を奏することができ
る。
基板１２上にＰ型のエピタキシャル層２４が設けられて
おり、これらの半導体基板１２とエピタキシャル層２４
とでＰ型の半導体基体が構成されている。トランジスタ
１１はエピタキシャル層２４に形成されており、Ｎ+ 型
の拡散層２５がトランジスタ１１下で且つ半導体基板１
２の表面に埋め込まれている。この様な第３実施例で
は、上述の第２実施例よりも製造プロセスが複雑ではあ
るが、第２実施例と同様な作用効果を奏することができ
る。
【００２６】
【発明の効果】本発明による浮遊ゲート型不揮発性半導
体記憶装置では、極めて低い電圧でも高い効率で少数キ
ャリアを浮遊ゲートへ注入することができるので、周辺
回路部のトランジスタを高耐圧構造にする必要がない。
従って、周辺回路部のトランジスタの寸法を小さくし
て、集積度を高めたりすることができる。
体記憶装置では、極めて低い電圧でも高い効率で少数キ
ャリアを浮遊ゲートへ注入することができるので、周辺
回路部のトランジスタを高耐圧構造にする必要がない。
従って、周辺回路部のトランジスタの寸法を小さくし
て、集積度を高めたりすることができる。
【図１】本発明の原理を説明しており、図２のＡ−Ａ′
線に沿う位置におけるエネルギバンド図である。
線に沿う位置におけるエネルギバンド図である。
【図２】本発明を適用し得るスタックゲート型のフラッ
シュＥＥＰＲＯＭの一般的な構造を示す側断面図であ
る。
シュＥＥＰＲＯＭの一般的な構造を示す側断面図であ
る。
【図３】本発明の第１実施例の側断面図である。
【図４】第２実施例の側断面図である。
【図５】第３実施例の側断面図である。
１１ トランジスタ １２ 半導体基板 １３ 拡散層 １４ 拡散層 １６ 浮遊ゲート １８ 制御ゲート １９ 電子 ２１ 拡散層 ２２ Ｎウェル ２４ エピタキシャル層 ２５ 拡散層
Claims (6)
- 【請求項１】 メモリセルを構成しているトランジスタ
のチャネル領域へ少数キャリアを供給するための注入領
域が半導体基体に設けられており、 制御ゲートとドレインまたはソースとに前記半導体基体
に対して逆バイアスの電圧を印加して発生させた空乏層
で前記少数キャリアを加速し、この少数キャリアを前記
チャネル領域から浮遊ゲートへ注入することを特徴とす
る浮遊ゲート型不揮発性半導体記憶装置。 - 【請求項２】 記憶情報の消去を一括して行う一括消去
型であることを特徴とする請求項１記載の浮遊ゲート型
不揮発性半導体記憶装置。 - 【請求項３】 前記半導体基体とは逆導電型の拡散層が
前記トランジスタ外の領域に設けられており、 前記半導体基体と前記拡散層とを順バイアス状態にして
この拡散層を前記注入領域にすることを特徴とする請求
項１または２記載の浮遊ゲート型不揮発性半導体記憶装
置。 - 【請求項４】 前記トランジスタが第１導電型領域中に
設けられており、 前記第１導電型領域は第２導電型領域中に設けられてお
り、 前記第１導電型領域と前記第２導電型領域とを順バイア
ス状態にしてこの第２導電型領域を前記注入領域にする
ことを特徴とする請求項１または２記載の浮遊ゲート型
不揮発性半導体記憶装置。 - 【請求項５】 前記半導体基体とは逆導電型の拡散層が
前記トランジスタ下に設けられており、 前記半導体基体と前記拡散層とを順バイアス状態にして
この拡散層を前記注入領域にすることを特徴とする請求
項１または２記載の浮遊ゲート型不揮発性半導体記憶装
置。 - 【請求項６】 前記拡散層とは逆導電型の半導体基板中
にこの拡散層が設けられており、 前記半導体基板と同一導電型の単結晶半導体層が前記半
導体基板上に設けられており、 前記単結晶半導体層中に前記トランジスタが設けられて
いることを特徴とする請求項５記載の浮遊ゲート型不揮
発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153593A JPH06268231A (ja) | 1993-03-16 | 1993-03-16 | 浮遊ゲート型不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153593A JPH06268231A (ja) | 1993-03-16 | 1993-03-16 | 浮遊ゲート型不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268231A true JPH06268231A (ja) | 1994-09-22 |
Family
ID=13749007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8153593A Pending JPH06268231A (ja) | 1993-03-16 | 1993-03-16 | 浮遊ゲート型不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996026521A1 (en) * | 1995-02-22 | 1996-08-29 | National Semiconductor Corporation | A method for programming a single eprom or flash memory cell to store multiple levels of data that utilizes a forward-biased source-to-substrate junction |
| JP2010020878A (ja) * | 2008-07-08 | 2010-01-28 | Acer Inc | 不揮発性メモリのプログラミング方法 |
-
1993
- 1993-03-16 JP JP8153593A patent/JPH06268231A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996026521A1 (en) * | 1995-02-22 | 1996-08-29 | National Semiconductor Corporation | A method for programming a single eprom or flash memory cell to store multiple levels of data that utilizes a forward-biased source-to-substrate junction |
| JP2010020878A (ja) * | 2008-07-08 | 2010-01-28 | Acer Inc | 不揮発性メモリのプログラミング方法 |
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