JPS5852871A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5852871A JPS5852871A JP56150604A JP15060481A JPS5852871A JP S5852871 A JPS5852871 A JP S5852871A JP 56150604 A JP56150604 A JP 56150604A JP 15060481 A JP15060481 A JP 15060481A JP S5852871 A JPS5852871 A JP S5852871A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置、時に兄ＦＲＯＭ（ｅｒａ８ａ
ｂｌａ ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ ）
に［ｍＴるものである。
ｂｌａ ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ ）
に［ｍＴるものである。
ＨＦＲＯＭにおいては一般に、高速化及び＾集３１ １
ｎｉｌｕｌａｔｏｒ Ｂｅ！＋１１ＣＯｎｄｕＯｔＯ
ｒ Ｆｉｅ１４ Ｉｆｆ−ｅａｔ Ｔｒａｎθ１ｓ
ｔｏｒ ）によって記憶セル部及び周辺回路Ｓ奮ｗｉｔ
、ていた。この場合、消費電流を減少場でる目的でＯＭ
ＯＳ （ｏｏｍｐｌａｍｅｎｔａｒｙＭＯ８）化する
ことか考えられるか、単に０Ｍ０日化しただけでは次の
ような問題が生じることか判明した。
ｎｉｌｕｌａｔｏｒ Ｂｅ！＋１１ＣＯｎｄｕＯｔＯ
ｒ Ｆｉｅ１４ Ｉｆｆ−ｅａｔ Ｔｒａｎθ１ｓ
ｔｏｒ ）によって記憶セル部及び周辺回路Ｓ奮ｗｉｔ
、ていた。この場合、消費電流を減少場でる目的でＯＭ
ＯＳ （ｏｏｍｐｌａｍｅｎｔａｒｙＭＯ８）化する
ことか考えられるか、単に０Ｍ０日化しただけでは次の
ような問題が生じることか判明した。
即ち、通常考えられる構造としては、ＮｆＪ＃Ｐ４体基
板にＰ型基板ルを共通に形成し、このＰ型つェル内にｄ
チャネルＭｌ！ＩＦ凰Ｔｔ夫々設けるか、各素子間の１
騨との関係でウェル接地用のコンタクト領ｍｔウェル周
辺ｓＫとることｔ余儀なく逼れるから、素子とコンタク
ト領域との距１ｗＩが大きくなってしまう。このため、
特に高電圧（書込み用の２１Ｖ又は２Ｆ）Ｖ）の印加芒
れる部分では動作時にドレイン匈からシェル中に放出さ
れるホールかコンタクト領域へ剰違する際の電気抵抗か
大となり、この電圧降下分圧よってウェル電位が上井す
る、この場合、０ＭＯ８構造でるることから、ル側のＰ
型拡散領域間に形成場れているＰＮＰｙサイリスタｊ
Ｉ１４４が、上記したウェル電位の上昇がトリガとなっ
て導通し、いわゆるラッチアップか生じて集子の破壊會
招く恐れがある。
板にＰ型基板ルを共通に形成し、このＰ型つェル内にｄ
チャネルＭｌ！ＩＦ凰Ｔｔ夫々設けるか、各素子間の１
騨との関係でウェル接地用のコンタクト領ｍｔウェル周
辺ｓＫとることｔ余儀なく逼れるから、素子とコンタク
ト領域との距１ｗＩが大きくなってしまう。このため、
特に高電圧（書込み用の２１Ｖ又は２Ｆ）Ｖ）の印加芒
れる部分では動作時にドレイン匈からシェル中に放出さ
れるホールかコンタクト領域へ剰違する際の電気抵抗か
大となり、この電圧降下分圧よってウェル電位が上井す
る、この場合、０ＭＯ８構造でるることから、ル側のＰ
型拡散領域間に形成場れているＰＮＰｙサイリスタｊ
Ｉ１４４が、上記したウェル電位の上昇がトリガとなっ
て導通し、いわゆるラッチアップか生じて集子の破壊會
招く恐れがある。
この対策として、上記０Ｍ０Ｊｉ構造においてオフセッ
トゲート會採用し、各ドレイン側に低禰変（Ｍ−型又は
Ｐ−型）領域を接して設けて高耐圧化を図ることが一案
でるるか、この場合にはそうした各低濃度領域を夫々形
成する必要があって工程が複雑化してしまうので、望ま
しくはない。しかも、特にウェル内のＭＩ８ＦＩｌｆ丁
のドレインに＃１２１Ｖ（書込み時）及び５７（＃ｌｔ
、時）が印加され、これに応じてウェル電位か２１Ｖと
５ｖとに変動するので、書込み一読出しの切換え動作か
不安定となってしまう。
トゲート會採用し、各ドレイン側に低禰変（Ｍ−型又は
Ｐ−型）領域を接して設けて高耐圧化を図ることが一案
でるるか、この場合にはそうした各低濃度領域を夫々形
成する必要があって工程が複雑化してしまうので、望ま
しくはない。しかも、特にウェル内のＭＩ８ＦＩｌｆ丁
のドレインに＃１２１Ｖ（書込み時）及び５７（＃ｌｔ
、時）が印加され、これに応じてウェル電位か２１Ｖと
５ｖとに変動するので、書込み一読出しの切換え動作か
不安定となってしまう。
更に、上記の０Ｍ０Ｂ構造では、各ウェル聞及びウェル
−拡散領域間の余裕を光分にとる必４！かめるから、Ｉ
％ｔｂ染槓化及びチップサイズの縮小７図る土で不利で
ある。
−拡散領域間の余裕を光分にとる必４！かめるから、Ｉ
％ｔｂ染槓化及びチップサイズの縮小７図る土で不利で
ある。
本発明者は、上述の如き実情及び１誠に基き、特に半導
体基板としてＰ型基板を用い、記憶セル部は高速化及び
高集積化の面で丁べてＮチャネルＭ工ｆｉｒｍテで構成
すると共に、周辺回路部は単に０ＭＯ８化するのではな
く、ｌＰＲＯＭとして′＄Ｉ得の工夫を加える必要かめ
ることをつき止め、本発明に到達したのである。
体基板としてＰ型基板を用い、記憶セル部は高速化及び
高集積化の面で丁べてＮチャネルＭ工ｆｉｒｍテで構成
すると共に、周辺回路部は単に０ＭＯ８化するのではな
く、ｌＰＲＯＭとして′＄Ｉ得の工夫を加える必要かめ
ることをつき止め、本発明に到達したのである。
即ち、本発明によれば、胤辺回＠部において高電圧か印
加逼れる素子會ウェル内に設けず、基板内に＠接形成さ
れた単一４１１１型（％にＭＷ）チャネルＭＩ日ＩＦｉ
Ｔで構成する一方、低電圧か印加賂れる嵩子は上述した
ラッチアップか生じ難いことから％ｌＣＮ型ウェルを含
む０Ｍ０Ｂで構成し次ものでろるり 以下、発明開音ＩＦＲＯＭに適用した実施例を図面につ
いて好細に述べる。
加逼れる素子會ウェル内に設けず、基板内に＠接形成さ
れた単一４１１１型（％にＭＷ）チャネルＭＩ日ＩＦｉ
Ｔで構成する一方、低電圧か印加賂れる嵩子は上述した
ラッチアップか生じ難いことから％ｌＣＮ型ウェルを含
む０Ｍ０Ｂで構成し次ものでろるり 以下、発明開音ＩＦＲＯＭに適用した実施例を図面につ
いて好細に述べる。
第１図ｉｆ、ｌＰＲＯＭのチップ上に配でれる工費回路
のフロック図を示している。メモリセルＭ−ＯＩＬには
、アドレスバッファからの選択信号２ｓｚデコーダＸ−
ＤＩＩＯ及びＹデ：ｆｆ−／Ｙ−ＤＪＤ０１ｒ介して夫
々加えられ、１だ人出力バッファとの間でセンス了ンブ
８．ム 及び書込み回路を介して入出力信号か選択的に
伝達逼れる。ここで注目丁べきは、読出し電圧と同程度
の低電圧（５ｖ）が印加毛れる各デコーダＸ−ＤＩＯ及
びＹ−ＤＩＣ１センスアンプ日、ム、及び入出力バッフ
ァ等は上記した０ＭＯ８で構成嘔れ、かつ高電圧（２１
Ｖ又は２５ｖ）か印加芒れる書込み回路は丁べてＰ型基
板自体に設は友ＨチャネルＭ工５ＦＦｉ’ｒで＊ｇされ
ていることでるる。
のフロック図を示している。メモリセルＭ−ＯＩＬには
、アドレスバッファからの選択信号２ｓｚデコーダＸ−
ＤＩＩＯ及びＹデ：ｆｆ−／Ｙ−ＤＪＤ０１ｒ介して夫
々加えられ、１だ人出力バッファとの間でセンス了ンブ
８．ム 及び書込み回路を介して入出力信号か選択的に
伝達逼れる。ここで注目丁べきは、読出し電圧と同程度
の低電圧（５ｖ）が印加毛れる各デコーダＸ−ＤＩＯ及
びＹ−ＤＩＣ１センスアンプ日、ム、及び入出力バッフ
ァ等は上記した０ＭＯ８で構成嘔れ、かつ高電圧（２１
Ｖ又は２５ｖ）か印加芒れる書込み回路は丁べてＰ型基
板自体に設は友ＨチャネルＭ工５ＦＦｉ’ｒで＊ｇされ
ていることでるる。
第２図には、各デコーダ、メモリセル部と共に書込み回
路及び入力バッファか夫々示されている。
路及び入力バッファか夫々示されている。
ここで、書込み回路とは、書込み電圧ｖＰＦ（図中◎で
示しＸ）か印加芒れる高電圧印加回路と等価でるり、ま
７を絖出し電圧（図中○で印した）か印加逼れる部分Ｆ
ｉ読出し電圧印加回路として上記書込み電圧系とは区別
式れたｈｏなお、メモリセルＭ−ＯＷＬの各ワード紛と
電源ｖＰＰとの間にはプルアップ抵抗Ｒが接続もれてい
る。
示しＸ）か印加芒れる高電圧印加回路と等価でるり、ま
７を絖出し電圧（図中○で印した）か印加逼れる部分Ｆ
ｉ読出し電圧印加回路として上記書込み電圧系とは区別
式れたｈｏなお、メモリセルＭ−ＯＷＬの各ワード紛と
電源ｖＰＰとの間にはプルアップ抵抗Ｒが接続もれてい
る。
次に、第３図について、本実施例による王１１部の構成
【収明する。この図では、第２図に示した書込み回路及
び入カパッ７アの各Ｍより ］ＦＭｌＴＱ＋ ％ Ｑｍ
及びＱｓ、Ｑ４及びＱ、の断面と電圧１、＋１’モＩＪ
セルＭ−ＯＷＬの一部分の断面か示されている。
【収明する。この図では、第２図に示した書込み回路及
び入カパッ７アの各Ｍより ］ＦＭｌＴＱ＋ ％ Ｑｍ
及びＱｓ、Ｑ４及びＱ、の断面と電圧１、＋１’モＩＪ
セルＭ−ＯＷＬの一部分の断面か示されている。
即ち、共通のＰ型シリコン基板１の一生面に設は友フィ
ールド８１０．膜２によって各嵩子領域が分離され、各
票子領埴内に夫々のＭ１８ＦＩｅＴが形成ちれているが
、％に周辺回路部にお偽ては、書込み電圧か印加式れる
高電圧系は丁べてｙチャネルＭ工８ＦＩＣ！で、かっ読
出し電圧か印加嘔れる低電圧系ｌｄＮ型ウェル３を含む
０ＭＯ８で構成式れていることが％像的である。高電圧
系のＭ工ｓ Ｆ Ｉｅ Ｔ Ｑ＋ 〜Ｑ ＊ Ｉ／Ｃオ
ｕＴ−、センス７ン７’Ｂ。
ールド８１０．膜２によって各嵩子領域が分離され、各
票子領埴内に夫々のＭ１８ＦＩｅＴが形成ちれているが
、％に周辺回路部にお偽ては、書込み電圧か印加式れる
高電圧系は丁べてｙチャネルＭ工８ＦＩＣ！で、かっ読
出し電圧か印加嘔れる低電圧系ｌｄＮ型ウェル３を含む
０ＭＯ８で構成式れていることが％像的である。高電圧
系のＭ工ｓ Ｆ Ｉｅ Ｔ Ｑ＋ 〜Ｑ ＊ Ｉ／Ｃオ
ｕＴ−、センス７ン７’Ｂ。
ム、にＱ＋のＭ 型ンース領域４か接続され、Ｑｍとの
共通のＮ 型ドレイン領域５には高電圧ｖＰＰが印加纒
れ、笑にｑ３はチャネル部の不純物ドーピング層６によ
ってデプレッションモードとなっている。Ｑｌの他方の
Ｎ＋型拡散領域７＃ｉ。哀と共通でめり、ＱＩのＮ＋型
ノース領域８Ｆｉ接地δれている。各ＦＢＴＱ＋−ＧＬ
ｓのゲー）１１４９、１０．１１は丁べて１層目のポリ
シリコンで形成場れている。なお、１２．１３．１４．
１５は各アルミニウム電極又は配線であり、また以下同
様であるが１６はゲート酸化膜、１７はポリシリコン膜
の表面酸化膜、１８はリンシリケートガラス膜である。
共通のＮ 型ドレイン領域５には高電圧ｖＰＰが印加纒
れ、笑にｑ３はチャネル部の不純物ドーピング層６によ
ってデプレッションモードとなっている。Ｑｌの他方の
Ｎ＋型拡散領域７＃ｉ。哀と共通でめり、ＱＩのＮ＋型
ノース領域８Ｆｉ接地δれている。各ＦＢＴＱ＋−ＧＬ
ｓのゲー）１１４９、１０．１１は丁べて１層目のポリ
シリコンで形成場れている。なお、１２．１３．１４．
１５は各アルミニウム電極又は配線であり、また以下同
様であるが１６はゲート酸化膜、１７はポリシリコン膜
の表面酸化膜、１８はリンシリケートガラス膜である。
他方、低電圧系の入力バッファは、ＮチャネルＭＩ８Ｆ
ｍ！Ｉ’ｒＱ、５とＰチャネルＭＩ８ＩＦＢＴＱｉとに
よる０ＭＯ８からなっている。Ｑ、のＮ十型ソース領域
１９は接地され、七のｉ＋型ドレイン領域２０はＱ４の
Ｐ 型拡散領緘２１とアルミニウム配線２２で接１Ｉｌ
ｌそれている。Ｑ４の他方のＰ＋型領埴２３け、ウェル
３のＨ型給電懺域２４と共に低電圧源に接続されて込る
。肉ＩＦＩＩ！τＱ４及びＱｓの各ゲート電極２５．２
６Ｆｉ２層目のポリシリコン膜で形成され、かつ互いに
接続されている。なお、２２と同様、２７．２８．２９
もアルミニウム電極又は配線でｈ９′：また３０はポリ
シリコン膜の表面酸化膜でるる。
ｍ！Ｉ’ｒＱ、５とＰチャネルＭＩ８ＩＦＢＴＱｉとに
よる０ＭＯ８からなっている。Ｑ、のＮ十型ソース領域
１９は接地され、七のｉ＋型ドレイン領域２０はＱ４の
Ｐ 型拡散領緘２１とアルミニウム配線２２で接１Ｉｌ
ｌそれている。Ｑ４の他方のＰ＋型領埴２３け、ウェル
３のＨ型給電懺域２４と共に低電圧源に接続されて込る
。肉ＩＦＩＩ！τＱ４及びＱｓの各ゲート電極２５．２
６Ｆｉ２層目のポリシリコン膜で形成され、かつ互いに
接続されている。なお、２２と同様、２７．２８．２９
もアルミニウム電極又は配線でｈ９′：また３０はポリ
シリコン膜の表面酸化膜でるる。
また、メモリセルＭ−ＯＢＬは２層ポリシリコンゲート
構令全肩し、フローティングゲート３１上にコントロー
ルゲート３２が積層され友ゲート構造となっている。各
ゲート間にはＮ＋型拡散領域３３，３４．３５か形成さ
れて訃り、このうち領砿３３はアルミニウムのデータ線
３６に接ＩＩｓれてｈる。
構令全肩し、フローティングゲート３１上にコントロー
ルゲート３２が積層され友ゲート構造となっている。各
ゲート間にはＮ＋型拡散領域３３，３４．３５か形成さ
れて訃り、このうち領砿３３はアルミニウムのデータ線
３６に接ＩＩｓれてｈる。
以上述べ次ように、周辺回路の高電圧系がアベて基板１
自体に設けられたＮチャネルＭ工８ＦＥＴからなり、既
述した０ＭＯ８のようにウェル内に集子ｔｔ＆けては論
な論ので、拡散領域に高電圧ｖＰＰか印加されてもウェ
ル電位が変動するとｈっｔ事ＩＩＦｉ全く生じず、そう
した変動に基くラッチアップ現象會防ぐことができる。
自体に設けられたＮチャネルＭ工８ＦＥＴからなり、既
述した０ＭＯ８のようにウェル内に集子ｔｔ＆けては論
な論ので、拡散領域に高電圧ｖＰＰか印加されてもウェ
ル電位が変動するとｈっｔ事ＩＩＦｉ全く生じず、そう
した変動に基くラッチアップ現象會防ぐことができる。
つまり、但に高電圧糸ｉｏＭＯ１１化した場合ＫＦｉＮ
型ウェルつに十 Ｐ 型ソース及びドレイン領域を設けることになるか、
このようなＰ”１ｌｌｌＪ域が存在丁れは既述した如く
高電圧印加時にウェル電位が変動し、これかトリガ源と
なって例えばメモリセル側のＮ＋型拡散領域との間に生
じるＰＮＰＭサイリスタが導通するか、本実施例による
構造ではそうしたサイリスク構造自体か存在しない。し
かも、本実施例の高電圧系において？ｊ！Ｑ１１圧印加
時に生じたキセリアは、基板１自体を通して放出芒れる
が、その移動距離は基板１の厚み分と同程度しかないの
で、電圧降下分かボケくなる。従って、基板１の電位変
動か小ないため、低電圧系の１ＫＴＯ，４１１ｊとの間
にもラッチアップが生じ難い。
型ウェルつに十 Ｐ 型ソース及びドレイン領域を設けることになるか、
このようなＰ”１ｌｌｌＪ域が存在丁れは既述した如く
高電圧印加時にウェル電位が変動し、これかトリガ源と
なって例えばメモリセル側のＮ＋型拡散領域との間に生
じるＰＮＰＭサイリスタが導通するか、本実施例による
構造ではそうしたサイリスク構造自体か存在しない。し
かも、本実施例の高電圧系において？ｊ！Ｑ１１圧印加
時に生じたキセリアは、基板１自体を通して放出芒れる
が、その移動距離は基板１の厚み分と同程度しかないの
で、電圧降下分かボケくなる。従って、基板１の電位変
動か小ないため、低電圧系の１ＫＴＯ，４１１ｊとの間
にもラッチアップが生じ難い。
ま几、これに関連して、低電圧系の０ＭＯ８においては
、Ｎ型ウェル３か借電圧（５ｖ）に固定されて込て電位
変動か生じＩＩいから、七のウェル側でのトリガ源も存
在ゼず、ラッチアップを充分に防止できる構造となって
いる。このため、本実施例の周辺回路ｓ？ｉ全体として
、書込み及び紗出しの切換え動作の面でも安定し友もの
となる。
、Ｎ型ウェル３か借電圧（５ｖ）に固定されて込て電位
変動か生じＩＩいから、七のウェル側でのトリガ源も存
在ゼず、ラッチアップを充分に防止できる構造となって
いる。このため、本実施例の周辺回路ｓ？ｉ全体として
、書込み及び紗出しの切換え動作の面でも安定し友もの
となる。
史にまた、高電圧系では上記のように全くウェル【形成
しない構造としているので、七〇分素子領域のサイズを
小さくでき、集積度の同上を図ることができる。
しない構造としているので、七〇分素子領域のサイズを
小さくでき、集積度の同上を図ることができる。
なお、第２図に示したプルアップ抵抗Ｒは、例えば基＆
１上に絶縁ｇｔ−介して設けた高抵抗ポリシリコン膜で
形成してよい。或いはそのポリシリコン膜に選択的に不
純物音ドーピングしてＰ＋型ンース及びドレイン領域を
形成し、これら内領域間のポリシリコンをチャネルとす
るＰチャネルＭＩｆｉＦｍ丁構造會基板１上に形成した
ものであってもよい。このＭＸＢνｍ’ｒｇ造では、書
込み時に導通δゼてチャネルＳｔ−低抵抗化し、読出し
時には非導通状圃として高抵抗化してよいか、チャネル
部に不純物をドーピングしてデプレッションモードの負
荷抵抗としてもよい。偽ずれにしても、七のＰチャネル
Ｍ工ｓｙｇ’ｒは基板１から絶縁分離されているので、
高電圧ｖＰＰの印加時に基板１を介して上述し次ラッチ
アップか生じる恐れか全くない。
１上に絶縁ｇｔ−介して設けた高抵抗ポリシリコン膜で
形成してよい。或いはそのポリシリコン膜に選択的に不
純物音ドーピングしてＰ＋型ンース及びドレイン領域を
形成し、これら内領域間のポリシリコンをチャネルとす
るＰチャネルＭＩｆｉＦｍ丁構造會基板１上に形成した
ものであってもよい。このＭＸＢνｍ’ｒｇ造では、書
込み時に導通δゼてチャネルＳｔ−低抵抗化し、読出し
時には非導通状圃として高抵抗化してよいか、チャネル
部に不純物をドーピングしてデプレッションモードの負
荷抵抗としてもよい。偽ずれにしても、七のＰチャネル
Ｍ工ｓｙｇ’ｒは基板１から絶縁分離されているので、
高電圧ｖＰＰの印加時に基板１を介して上述し次ラッチ
アップか生じる恐れか全くない。
ま几、本実施例では、メモリセルを丁べてＮチャネルで
形成しているので、ＰチャネルＭ工８ＮＰＩｉＸＴで形
成する場合のようなスイッチ用のＩＦＥ’ｒは全く不要
でろり、この意味でも集積ｔｒ上げることかできる。
形成しているので、ＰチャネルＭ工８ＮＰＩｉＸＴで形
成する場合のようなスイッチ用のＩＦＥ’ｒは全く不要
でろり、この意味でも集積ｔｒ上げることかできる。
本実り例による周辺回路＃′ｉ特に書込み時においても
冗分な耐圧會示すか、更に高１圧化する場合には、第４
図に示し皮オフセットゲート構造にするのか望ましい。
冗分な耐圧會示すか、更に高１圧化する場合には、第４
図に示し皮オフセットゲート構造にするのか望ましい。
即ち、例えばＭＩ１３ＦｌｌＴＱ、において、七のゲー
ト會１層目のポリシリコン膜９とこの上に部分的にオー
バーラツプし几２層目のポリシリコン膜３７とで構成し
、ポリシリコン膜９のドレイン冑に低一度Ｎ−型領域３
８會高濃度Ｎ“型領域５に連設する。セして、２層目の
ポリシリコン膜３７とドレイン領域５とｔ共に高電圧ｖ
ＰＰＫ設定するか、或いはポリシリコン膜３７ＫＦｉ別
個の電圧會与える。このように丁れば、上記低蟻度領域
３８−基ｆｉ１間のＰＭ接合から伸びる９乏層によって
ドレインの高電界か緩和ちれるから、ソース領域４ ｆ
ｌｌｌ＋からのキャリア量又は上記ＰＮ接合部から基板
１中へ放田δれるホールの量か減ることになる。
ト會１層目のポリシリコン膜９とこの上に部分的にオー
バーラツプし几２層目のポリシリコン膜３７とで構成し
、ポリシリコン膜９のドレイン冑に低一度Ｎ−型領域３
８會高濃度Ｎ“型領域５に連設する。セして、２層目の
ポリシリコン膜３７とドレイン領域５とｔ共に高電圧ｖ
ＰＰＫ設定するか、或いはポリシリコン膜３７ＫＦｉ別
個の電圧會与える。このように丁れば、上記低蟻度領域
３８−基ｆｉ１間のＰＭ接合から伸びる９乏層によって
ドレインの高電界か緩和ちれるから、ソース領域４ ｆ
ｌｌｌ＋からのキャリア量又は上記ＰＮ接合部から基板
１中へ放田δれるホールの量か減ることになる。
このため、ドレイン餉へのキャリア集中に−よる負性抵
抗か少なくなり、ソース・ドレイン間の耐圧ＢｖＤｓか
同上する。
抗か少なくなり、ソース・ドレイン間の耐圧ＢｖＤｓか
同上する。
次に、襖３図に示したＩＣＦＲＯＭの製造方法を第５Ａ
〜第５工図を用いて説明する。
〜第５工図を用いて説明する。
まず第５Ａ図のように１基板１の一主面に、イオン打込
み及びドライブ拡散、更には８１．Ｎ、膜３９ｔマスク
とする選択酸化技術によって、Ｎ型ウェル３及びフィー
ルド５ＩＪｉ２ｉ夫々形成する。なお、図示簡略化のた
めｉＣＰ 型チャネルストッパＶｉ省略してｂる（第
３因も同様）。
み及びドライブ拡散、更には８１．Ｎ、膜３９ｔマスク
とする選択酸化技術によって、Ｎ型ウェル３及びフィー
ルド５ＩＪｉ２ｉ夫々形成する。なお、図示簡略化のた
めｉＣＰ 型チャネルストッパＶｉ省略してｂる（第
３因も同様）。
次いで第５Ｂ図のように ８１ｓＮａａ３９及び下地の
８１ｏｍ［４ｏを順次エツチングで除去した後、熱酸化
等のゲート酸化技術で各素子領域にゲート緻化膜１６全
形成し、更にフォトレジスト等のマスク４１′に所定パ
ターンに設けて砒素のイオンビーム４２Ｑ低ドーズ看で
打込み、デプレッションモードのＭ工ＩＩＩＩＦＫＴ用
のイオン打込み領域６１Ｆ−浅く形成する。なお、マス
ク４１は、基板１′ＪＲ面の８１０２腺に段差を付けた
ものであってもよいか、この場合には績厚の＃＾、８１
０１部分葡通してのみ上記イオンか打込まれるようにし
てよい。
８１ｏｍ［４ｏを順次エツチングで除去した後、熱酸化
等のゲート酸化技術で各素子領域にゲート緻化膜１６全
形成し、更にフォトレジスト等のマスク４１′に所定パ
ターンに設けて砒素のイオンビーム４２Ｑ低ドーズ看で
打込み、デプレッションモードのＭ工ＩＩＩＩＦＫＴ用
のイオン打込み領域６１Ｆ−浅く形成する。なお、マス
ク４１は、基板１′ＪＲ面の８１０２腺に段差を付けた
ものであってもよいか、この場合には績厚の＃＾、８１
０１部分葡通してのみ上記イオンか打込まれるようにし
てよい。
次＾で第５Ｃ図のように、化学的気相成長技術（ＯＶＤ
法）によって全面に成長δぜ來阜層目のポリシリコン１
侯ケリン処理（リンネ軸物ケポリ７リコン中にトープす
る）シ、七の後にフォトエツチング技術でパターニング
して、メモリセル部上の全面ケ覆うポリシリコン膜４３
と、周辺回路の？ＫＪ１！ｒ圧印加回路のＭ工Ｓ ＦＫ
Ｔの各ゲート電極９．１０．１１と？夫々張子。
法）によって全面に成長δぜ來阜層目のポリシリコン１
侯ケリン処理（リンネ軸物ケポリ７リコン中にトープす
る）シ、七の後にフォトエツチング技術でパターニング
して、メモリセル部上の全面ケ覆うポリシリコン膜４３
と、周辺回路の？ＫＪ１！ｒ圧印加回路のＭ工Ｓ ＦＫ
Ｔの各ゲート電極９．１０．１１と？夫々張子。
次いで第５Ｄ図のように、熱酸化技術で各ポリシリコン
膜９〜１１．４３の表面に薄い８１０茸膜１７’１Ｊ１
１ｉ長芒ゼた後、ＯＶＤ法で全面に２層目のポリシリコ
ン換４４？形成し、史にこのポリシリコンｐＡ４４にリ
ン？ドープ（リン処理）するう次いで誹５兄図のように
１フオトレジスト４５ヲ露光、現儂処理して所定パター
ンのマスクとして周辺回路部の高電圧系回路部上に被で
几状すで、メモリセル部の両ポリシリコンｌＡ４４及び
４３、周辺面ａｒｍの低電圧系回路部上のポリシリコン
膜４４、及び各Ｂ１０２禮１７．１６會エツチングする
。これによって、メモリセル部には２層ゲートｌＩＩ造
のポリシリコン族３２及び３１會残し、周辺の（ロ）電
圧回路部にはゲート電極形状のポリシリコン−２５，２
６を装丁。
膜９〜１１．４３の表面に薄い８１０茸膜１７’１Ｊ１
１ｉ長芒ゼた後、ＯＶＤ法で全面に２層目のポリシリコ
ン換４４？形成し、史にこのポリシリコンｐＡ４４にリ
ン？ドープ（リン処理）するう次いで誹５兄図のように
１フオトレジスト４５ヲ露光、現儂処理して所定パター
ンのマスクとして周辺回路部の高電圧系回路部上に被で
几状すで、メモリセル部の両ポリシリコンｌＡ４４及び
４３、周辺面ａｒｍの低電圧系回路部上のポリシリコン
膜４４、及び各Ｂ１０２禮１７．１６會エツチングする
。これによって、メモリセル部には２層ゲートｌＩＩ造
のポリシリコン族３２及び３１會残し、周辺の（ロ）電
圧回路部にはゲート電極形状のポリシリコン−２５，２
６を装丁。
次いで第５Ｐ図のように、今Ｉｔはメモリセル部及び周
辺の低電圧系回路部上を別のフォトレジスト４６で櫟い
、これ１ｒ−ｑスフとして高電圧系回路部のポリシリコ
ン膜４４及びｆｉｉｏｔ膜１７．１６１１−順次エツチ
ングする。
辺の低電圧系回路部上を別のフォトレジスト４６で櫟い
、これ１ｒ−ｑスフとして高電圧系回路部のポリシリコ
ン膜４４及びｆｉｉｏｔ膜１７．１６１１−順次エツチ
ングする。
次いで第５Ｇ図のようＫ、熱酸化技術で各ポリシリコン
膜の表面から基板１の露出面にかけて薄い８１０「膜に
成長させｔ後、周辺の低電圧系回路部のウェル３上會フ
オトレジスト４７で覆い、かつこのフォトレジストの一
部は除去しておく。この状暢で砒素のイオンビーム４８
１−４６ドーズｉｌｆ打込み、各ポリシリコン３１９〜
１１．２５．２６．３１．３２、フィールド８１０１編
２及びフォトレジスト４７にマスクとして、所定の各領
域にイオンｋｌＮＲ的に打込む。これによって、各ｌＦ
ｍ１’ｌ’のＮ＋型ンソー又はドレイン領域４．５．７
．８．１９．２０．３３．３４．３５を各ゲート１１極
の両側にセルファライン方式で形成し、かつウェル３に
はＮ 型コンタクト領域２４會形成する。土記砒素のイ
オンビームを打ち込む時のマスクはＯＶＤ法により形成
した８１０１腺ケ用いても良い。
膜の表面から基板１の露出面にかけて薄い８１０「膜に
成長させｔ後、周辺の低電圧系回路部のウェル３上會フ
オトレジスト４７で覆い、かつこのフォトレジストの一
部は除去しておく。この状暢で砒素のイオンビーム４８
１−４６ドーズｉｌｆ打込み、各ポリシリコン３１９〜
１１．２５．２６．３１．３２、フィールド８１０１編
２及びフォトレジスト４７にマスクとして、所定の各領
域にイオンｋｌＮＲ的に打込む。これによって、各ｌＦ
ｍ１’ｌ’のＮ＋型ンソー又はドレイン領域４．５．７
．８．１９．２０．３３．３４．３５を各ゲート１１極
の両側にセルファライン方式で形成し、かつウェル３に
はＮ 型コンタクト領域２４會形成する。土記砒素のイ
オンビームを打ち込む時のマスクはＯＶＤ法により形成
した８１０１腺ケ用いても良い。
次いで第５Ｈ図のように、今度は周辺のウェル３上の一
＋１−残して別のフォトレジスト４９’ｋ［ぜ、これ會
マスクとしてボロンのイオンビーム５０を打込み、ポリ
シリコン膜２５の両側においてウェル３内にＰ＋型ソー
ス領穢２１及びドレイン領域２３を夫々形成する。この
イオンビーム５０打ち込み時のマスクもＯＶＤ法により
形成し九５ｉＯ１膜を用いても良い。
＋１−残して別のフォトレジスト４９’ｋ［ぜ、これ會
マスクとしてボロンのイオンビーム５０を打込み、ポリ
シリコン膜２５の両側においてウェル３内にＰ＋型ソー
ス領穢２１及びドレイン領域２３を夫々形成する。この
イオンビーム５０打ち込み時のマスクもＯＶＤ法により
形成し九５ｉＯ１膜を用いても良い。
次いで第５工図のように、ＯＶＤ法で全面に被着したリ
ンシリケートガラスｌｌ［１８と下地の８１０電１［１
１［トｋ ｋ！ ＆エツチングして、各コンタクトホー
ルを夫々形成する。そして次に、真空蒸着技術でアルミ
ニウム？全面に付着した後、フォトエッチンク技術でパ
ターニングレ、第３図に示し几各アルミニウム１［憔又
は配−を形成する。
ンシリケートガラスｌｌ［１８と下地の８１０電１［１
１［トｋ ｋ！ ＆エツチングして、各コンタクトホー
ルを夫々形成する。そして次に、真空蒸着技術でアルミ
ニウム？全面に付着した後、フォトエッチンク技術でパ
ターニングレ、第３図に示し几各アルミニウム１［憔又
は配−を形成する。
第６Ａ−ｗ、６０図には、第４図に示したオフセットゲ
ート構造の形成方法か示でれている。
ート構造の形成方法か示でれている。
この構造？杉成するＶＣは、第５Ｂ図の工程でイオン打
込み領域６を広めに形成し、デプレッションモードのＦ
ｍＴＱ、と？１ｅＴＱ＋ とに亘る低濃度ど一型イオ
ン打込み領域６を第６Ａ図のように形成する。そして、
第５０図〜第５Ｄ図と同様にして、第６ム図のように各
ゲート電極９．１０゜更には２層目のポリシリコン膜４
４１ｒ形成する。
込み領域６を広めに形成し、デプレッションモードのＦ
ｍＴＱ、と？１ｅＴＱ＋ とに亘る低濃度ど一型イオ
ン打込み領域６を第６Ａ図のように形成する。そして、
第５０図〜第５Ｄ図と同様にして、第６ム図のように各
ゲート電極９．１０゜更には２層目のポリシリコン膜４
４１ｒ形成する。
次いで第６Ｂ図のように、筒５′！！図の工程でポリシ
リコン膜９に一部オーバーラップして２層目のポリシリ
コン膜が残されるように、フォトレジスト４６′９ｒマ
スクとしてエツチングし、第４図の２層目ポリシリコン
ＩＩｌ［３７ｔ−形成する。
リコン膜９に一部オーバーラップして２層目のポリシリ
コン膜が残されるように、フォトレジスト４６′９ｒマ
スクとしてエツチングし、第４図の２層目ポリシリコン
ＩＩｌ［３７ｔ−形成する。
次いで第６０図のように、第５Ｇ図と同様にＨ１ｓｓ膜
１７．３０を熱酸化で成長させ、全面に砒素のイオンビ
ーム４８會照射する。これＫよって、ポリシリコン膜９
．１０．３７の存在しない領域に砒素イオンを選択的に
打込み、高濃度Ｎ＋型領領域、５．７ｔセルフアライン
で夫々形成する。
１７．３０を熱酸化で成長させ、全面に砒素のイオンビ
ーム４８會照射する。これＫよって、ポリシリコン膜９
．１０．３７の存在しない領域に砒素イオンを選択的に
打込み、高濃度Ｎ＋型領領域、５．７ｔセルフアライン
で夫々形成する。
これ以降の工程は第５Ｈ図〜第５工図と同様でるるから
、七の説明は省略するか、重要なことは、上記のイオン
打込みで元のイオン打込み領域６がＮ＋型領領域５よっ
て分断された如くになり、一方ハデプレッションモード
のＦＩＣＴＱｍのチャネル部として、他方はオフセット
ゲートのＦ ｌｌｉ Ｔ Ｑ。
、七の説明は省略するか、重要なことは、上記のイオン
打込みで元のイオン打込み領域６がＮ＋型領領域５よっ
て分断された如くになり、一方ハデプレッションモード
のＦＩＣＴＱｍのチャネル部として、他方はオフセット
ゲートのＦ ｌｌｉ Ｔ Ｑ。
の低濃度領域３８として残されることである。従って、
第４図の構造は、七の低濃度領域３Ｂ＠１ｌＦＫ Ｔ
Ｑ、、のイオン打込み領域６と共通に同一のイオン打込
み工程で形成され、第６Ａ図〜第６０図で述べ友ように
第５図の工程を変更することなく最終形状に作成芒れる
ことになる。この沈め、製造プロセスか簡単とな９、作
業性か良好でおる、これに対し、高電圧系の純辺回路を
既述したように０Ｍ０１Ｅ化した場合、第４図のように
高耐圧化するに際し、Ｎチャネル側と共にＰチャネル側
も低ａ度（即ちＰ−型）領緘會ゲート電極の一方側に形
成する必要、＠１ｊ）る。この場合、Ｎチャネル側では
第６Ａ図〜第６Ｃ図で述べ几ように作成できるか、Ｐチ
ャネル側のＰ−型領域は別のイオン（例えばボロンイオ
ン）のわ込み工程？必要とするから、■＆Ｘか増え、で
の分作業性か低下してしまっ、 以上一本発明ｒ例示し友か、上述の実施例は本発明の技
術的思想に基いて更に肇形が可能である。
第４図の構造は、七の低濃度領域３Ｂ＠１ｌＦＫ Ｔ
Ｑ、、のイオン打込み領域６と共通に同一のイオン打込
み工程で形成され、第６Ａ図〜第６０図で述べ友ように
第５図の工程を変更することなく最終形状に作成芒れる
ことになる。この沈め、製造プロセスか簡単とな９、作
業性か良好でおる、これに対し、高電圧系の純辺回路を
既述したように０Ｍ０１Ｅ化した場合、第４図のように
高耐圧化するに際し、Ｎチャネル側と共にＰチャネル側
も低ａ度（即ちＰ−型）領緘會ゲート電極の一方側に形
成する必要、＠１ｊ）る。この場合、Ｎチャネル側では
第６Ａ図〜第６Ｃ図で述べ几ように作成できるか、Ｐチ
ャネル側のＰ−型領域は別のイオン（例えばボロンイオ
ン）のわ込み工程？必要とするから、■＆Ｘか増え、で
の分作業性か低下してしまっ、 以上一本発明ｒ例示し友か、上述の実施例は本発明の技
術的思想に基いて更に肇形が可能である。
例えば、上述の各半導体領域の導電型を逆タイプのもの
に変換してよい。また、周辺回路部の各ゲート電極に関
し、低電圧印加回路のゲート電極を１層目のポリシリコ
ン膜で形成してもよいし・更に各ゲート電極を他の材質
で形成することもできる。父、誉き込み回路のデプレッ
ションモードの？ＫＴＱ、のチャンネル幅とチャンネル
長の比【小δく丁れば、読み出し時の電ｆｆ’に小さく
することができる。さらに１ このデプレッションモー
ドのＦ ｌｌｉ Ｔ ＧＬｓの代りに隔抵抗素子會用い
ても良い。
に変換してよい。また、周辺回路部の各ゲート電極に関
し、低電圧印加回路のゲート電極を１層目のポリシリコ
ン膜で形成してもよいし・更に各ゲート電極を他の材質
で形成することもできる。父、誉き込み回路のデプレッ
ションモードの？ＫＴＱ、のチャンネル幅とチャンネル
長の比【小δく丁れば、読み出し時の電ｆｆ’に小さく
することができる。さらに１ このデプレッションモー
ドのＦ ｌｌｉ Ｔ ＧＬｓの代りに隔抵抗素子會用い
ても良い。
この場合読み田し時の電流は小路くなる。なお、本発明
はｌＰＲＯＭ以外にも、電気的に書込み動作か行なわれ
る他のＲＯＭ、例えばＩＩＩＰＲＯＭ（ｅｌｅｑｔｒｉ
ｃａｌ１７ ＠ｒａａａｂｌｅ ａｎｄ ｐｒｏｇｒａ
ｍｍ（１−ｂｌｅｆｔＯＭ）勢にも適用可能でるる。
はｌＰＲＯＭ以外にも、電気的に書込み動作か行なわれ
る他のＲＯＭ、例えばＩＩＩＰＲＯＭ（ｅｌｅｑｔｒｉ
ｃａｌ１７ ＠ｒａａａｂｌｅ ａｎｄ ｐｒｏｇｒａ
ｍｍ（１−ｂｌｅｆｔＯＭ）勢にも適用可能でるる。
図面は本発明の実施例を示すものでろって、嬉１図はＫ
ＦＲＯＭの全体のレイアウトｆｒｒｚ丁［４図、第２図
Ｆｉ＊１図の主要回路部の郷価回路図、第３図は第１図
に示し７ｔ Ｆｉ Ｆ ＲＯＭのメモリセル部及び周辺
回路部の一部分の断面図、第４図は高耐圧化嘔れ友高電
圧印加回路の一部断面図、第５Ａ図〜第５１図は第３図
に示し友メモリセル部及び周辺回路部の製造工程ＩＩ−
順次示す各工程の断面図、第６Ａ図〜第６Ｃ図は第４図
に示した高電圧印加回路部の製造工程の主要段階會順次
示す各工程断面図である。 なシ、図面に示嘔れ几符号において、３はＮ型ウェル、
Ｑ＋ ”Ｑｓは周辺の高電圧印加回路の各Ｍ工８’？Ｅ
Ｔ、Ｑ、４及びＱｓは周辺の低電圧印加回路としてのＯ
ＭＯｅ用ＭＩ８ＦＥ！Ｔ、Ｍ−０１Ｌはメモリセル部で
ある。 第 １ 図
ＦＲＯＭの全体のレイアウトｆｒｒｚ丁［４図、第２図
Ｆｉ＊１図の主要回路部の郷価回路図、第３図は第１図
に示し７ｔ Ｆｉ Ｆ ＲＯＭのメモリセル部及び周辺
回路部の一部分の断面図、第４図は高耐圧化嘔れ友高電
圧印加回路の一部断面図、第５Ａ図〜第５１図は第３図
に示し友メモリセル部及び周辺回路部の製造工程ＩＩ−
順次示す各工程の断面図、第６Ａ図〜第６Ｃ図は第４図
に示した高電圧印加回路部の製造工程の主要段階會順次
示す各工程断面図である。 なシ、図面に示嘔れ几符号において、３はＮ型ウェル、
Ｑ＋ ”Ｑｓは周辺の高電圧印加回路の各Ｍ工８’？Ｅ
Ｔ、Ｑ、４及びＱｓは周辺の低電圧印加回路としてのＯ
ＭＯｅ用ＭＩ８ＦＥ！Ｔ、Ｍ−０１Ｌはメモリセル部で
ある。 第 １ 図
Claims (1)
- １、記憶セル部と周辺回路部とからなる半導体１憧装置
において、前記周辺回路部が、第１導１１型の半導体基
体内に形成された第２導ｗ型チャネルの第１の絶域ゲー
）１１１１［界効果牛導体素子と、前記半導体基体内に
形成逼れた第１及び第２導電型の一対の絶縁ゲート型電
界効果半導体素子からなる相補型回路素子とｔ夫々具備
し、前記第１の絶縁ゲート型電界効釆牛導体素子にＦｉ
高電圧か印加嘔れ、かつ前記相禰型回路素子ＶＣ＃′ｉ
低電圧か印加されるように構成したことを特徴とする半
導体１憧装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150604A JPS5852871A (ja) | 1981-09-25 | 1981-09-25 | 半導体記憶装置 |
| KR8204010A KR900004730B1 (ko) | 1981-09-25 | 1982-09-04 | 반도체 기억장치(半導體記憶裝置) 및 그 제조방법 |
| IT23344/82A IT1155067B (it) | 1981-09-25 | 1982-09-20 | Dispositivo di memoria a semiconduttori |
| FR828215874A FR2513793B1 (fr) | 1981-09-25 | 1982-09-21 | Dispositif de memoire a semi-conducteurs et procede de fabrication d'un tel dispositif |
| GB08227061A GB2109994B (en) | 1981-09-25 | 1982-09-22 | Semiconductor memory device |
| DE19823235411 DE3235411A1 (de) | 1981-09-25 | 1982-09-24 | Halbleiter-speichereinrichtung |
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Cited By (1)
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