DE3235411A1

DE3235411A1 - Halbleiter-speichereinrichtung

Info

Publication number: DE3235411A1
Application number: DE19823235411
Authority: DE
Inventors: Satoru Ito; Toshimasa Tachikawa Tokyo Kihara; Kazuhiro Kodaira Toyko Komori; Satoshi Tokyo Meguro; Harumi Hino Tokyo Wakimoto
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-09-25
Filing date: 1982-09-24
Publication date: 1983-04-14
Also published as: JPS5852871A; HK70587A; GB2109994B; FR2513793A1; KR840001780A; GB2109994A; IT8223344A0; IT1155067B; SG37387G; KR900004730B1; FR2513793B1

Description

Halbleiter-Speichereinrichtung

Die Erfindung betrifft eine Halbleiter-Speichereinrichtung, insbesondere einen löschbaren, programmierbaren Festspeicher oder ROM, der nachstehend kurz als EPROM bezeichnet wird.
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Im allgemeinen sind bei EPROMs ein Speicherzellenbereich und ein Peripherieschaltungsbereich aus N-Kanal Metall-Isolator-Halbleiter-Feldeffekttransistoren, die nachstehend kurz als MISFETs bezeichnet sind, aufgebaut, um eine hohe Arbeitsgeschwindigkeit und eine hohe Packungsdichte zu erzielen. In diesem Falle hat die Anmelderin daran gedacht, zum Zwecke der Verringerung des Stromverbrauches den Peripherieschaltungsteil aus komplementären Metall-Oxid-Halbleiter-Feldeffekttransistoren, die nachstehend

^O kurz als CMOS bezeichnet sind, aufzubauen. Es hat sich jedoch herausgestellt, daß ein Problem auftritt, wenn lediglich CMOS verwendet wird.

Eine übliche P-Typ Mulde ist in einem N-Typ Halbleitersubstrat ausgebildet, und N-Kanal MISFETs sind jeweils innerhalb der P-Typ Mulde angeordnet. Hierbei wird im Hinblick auf die Verdrahtung zwischen den jeweiligen Bauelementen ein Kontaktbereich zur Erdung der Mulde unvermeidlicherweise in einem Peripherieteil der Mulde angeordnet.

Dementsprechend wird der Abstand zwischen dem Bauelement und dem Kontaktbereich groß. Aus diesem Grunde wird, insbesondere in einem Teil, an das eine hohe Spannung (21 V oder 25 V zum Einschreiben) angelegt wird, der elektrische Widerstand zu der Zeit, wenn Löcher, die von einer Drainseite in die Mulde während des Betriebes emittiert werden, den Kontaktbereich erreichen, vergrößert, und die resultierende Spannungsabfallkomponente erhöht das Poten-

tial der Mulde. In diesem Falle wird eine P-N-P-N Thyristoranordnung, aus dem Drain (N-Typ) - P-Typ Mulde N-Typ Substrat - P -Typ Diffusionsbereich auf der P-Kanal Seite.wegen der CMOS-Anordnung durch den Anstieg des Muldenpotentials getriggert und "eingeschaltet". Dann ist zu befürchten, daß der sogenannte Latch-up-Effekt oder ein unerwünschtes Sperren auftritt und einen Durchbruch des Bauelementes verursacht.

Als Gegenmaßnahme hat die Anmelderin daran gedacht, eine hohe Durchbruchspannung einzusetzen, indem man ein Offset-Gate in der CMOS-Anordnung verwendet und einen Bereich niedriger Konzentration (vom N -Typ oder P -Typ) in der Nähe jeder Drainseite vorsieht. In diesem Falle wird jedoch der Herstellungsprozeß in unerwünschter Weise kompliziert, da solche Bereich niedriger Konzentration entsprechend ausgebildet werden müssen. Da außerdem an die Drainelektroden der MISFETs innerhalb der Mulde 21 V (beim Schreiben) und 5 V (beim Lesen)' angelegt wird und das Muldenpotential dementsprechend zwischen 21 V und 5 V schwankt, wird der Schreib-Lese-Schaltvorgang unstabil.

Außerdem muß bei der oben beschriebenen CMOS-Anordnung der Abstand zwischen den Mulden und der Abstand zwischen der Mulde und dem Diffusionsbereich ausreichend bemessen sein. Dies ist nachteilig im Hinblick auf die erwünschte hohe Packungsdichte und die Verringerung der Chipgröße. Auf der Basis der vorstehenden Überlegungen wurde die Erfindung konzipiert.

Aufgabe der Erfindung ist es, eine Halbleiter-Speichereinrichtung anzugeben, mit der sich der Stromverbrauch verringern läßt, ohne den Latch-up-Effekt hervorzurufen.

Gemäß der Erfindung kann außerdem in vorteilhafter Weise die Integrationsdichte erhöht und der Schreib-Lese-Schaltvorgang in.stabiler Weise durchgeführt werden. Schließ-

⁰I

lieh wird gemäß der Erfindung ein Herstellungsverfahren angegeben, mit dem sich ohne weiteres Halbleiter-Speichereinrichtungen gemäß der Erfindung herstellen lassen.

Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zeigt in

Fig. 1 ein Blockschaltbild zur Erläuterung der wesentlichen Teile eines EPROMs_x auf den sich die Erfindung bezieht;

Fig. 2 eine schematische Darstellung eines Teil-Ersatz-Schaltbildes des EPROMs gemäß Fig. 1;

Fig. 3 einen Schnitt von Bereichen eines Speicherzellenteiles und von Peripherieschaltungsteilen des EPROMs gemäß Fig. 1;
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Fig. 4 einen Schnitt eines Teiles einer Hochspannungs-Anwendungsschaltung, deren Durchbruchspannung hoch ist;

Fig. 5A bis 51 Schnitte zur Erläuterung der verschiedenen Verfahrensschritte bei der Herstellung des Speicherzellenteiles und der Peripherieschaltungsteile gemäß Fig. 3; und in

Fig. 6A bis 6C Schnitte zur Erläuterung der wesentlichen Schritte eines Verfahrens zur Herstellung der in Fig. 4 dargestellten Hochspannungs-Anwendungsschaltung.

Nachstehend wird eine Ausführungsform anhand der Zeichnungen näher erläutert, bei der die Erfindung Anwendung auf einen EPROM findet.

Fig. 1 zeigt ein Blockschaltbild der wesentlichen Schaltungen, die auf dem Chip eines EPROMs angeordnet sind. Wählsignale von einem Adressenpuffer AB werden jeweils an Speicherzellen M-CEL über einen X-Dekodierer X-DEC und einen Y-Dekodierer Y-DEC angelegt. Außerdem werden Eingangssignale von einem oder Ausgangssignale an einen Eingabe/Ausgabe-Puffer IOB angelegt, und zwar über eine Schreibschaltung WC oder einen Abtastverstärker SA. Es ist hier darauf hinzuweisen, daß die jeweiligen Dekodierer X-DEC und Y-DEC, der Abtastverstärker SA und der Eingabe/Ausgabe-Puffer IOB, an die niedrige Spannungen ungefähr gleich einer Lesespannung (5 V) angelegt werden, in CMOS-Technik der oben beschriebenen Art aufgebaut sind, und daß die Schreibschaltung WC, an die eine hohe Spannung

!5 (21 V oder 25 V) angelegt wird, vollständig aus N-Kanal MISFETs aufgebaut ist, die in einem P-Typ Substrat selbst angeordnet sind.

Fig. 2 zeigt teilweise Ersatzschaltbilder der entsprechenden Dekodierer, des Speicherzellenteiles, der Schreibschaltung und des Eingabe/Ausgabe-Puffers des EPROMs, der in Fig. 1 dargestellt ist. Hierbei ist die "Schreibschaltung" äquivalent für eine Hochspannungs-Anwendungsschaltung, an die die Schreibspannung VPP angelegt wird. Der Teil, an den die Lesespannung VCC angelegt wird, unterscheidet sich als eine Lesespannungs-Anwendungsschaltung von dem Schreibspannungssystem.

Wie aus Fig. 2 ersichtlich, bestehen die Speicherzellen aus N-Kanal MISFETs (QMl-I, ..., QMl-N) - (QMm-I, ..., QMm-n) in den vertikalen und horizontalen Richtungen, wobei die N-Kanal MISFETs eine Doppelgate-Anordnung haben, die aus einem Floating Gate und einem Steuergate besteht. Gemeinsame Wortleitungen Wl, ... Wm, welche die Steuergates verbinden, und gemeinsame Bit-Leitungen Dl, ..., Dn, welche die Drain- Anschlüsse der MISFETs verbinden, sind einander kreuzend in Form einer Matrix angeordnet.

Jede Wortleitung ist an einer Endseite an den X-Dekodierer X-DEC über ein Übertragungs-Gate der Verarmungsart QTl, ... oder QTm und auf der anderen Seite an einen Versorgungsanschluß VPP über einen hohen Widerstand Rl, ...

oder Rm angeschlossen, die eine Schaltung zum Hochziehen des Potentials und zum Laden der Wortleitung bilden. Die entsprechenden Bit-Leitungen sind an die Schreibschaltung WC und den Eingabe/Ausgabe-Puffer IOB über Schalt-MISFETs QSl, ... und QSm und über eine gemeinsame Bit-Leitung angeschlossen. Außerdem sind die Gates der FETs QSl, ... und

QSm.jeweils an den Y-Dekodierer Y-DEC über Übertragungs-Gates der Verarmungsart QTl¹, ... und QTm¹ angeschlossen. Außerdem sind in Zwischenstellungen zwischen den Schalt-FETs QSl, QSm und den Übertragungs-Gate-MISFETs QTl',

... QTm¹ hohe Widerstände Rl¹, ... Rm¹, die eine Schaltung zum Hochziehen des Potentials bilden, zwischen diese Positionen und den Spannungsversorgungsanschluß VPP geschaltet. Der X-Dekodierer X-DEC ist aus einer Vielzahl von Paaren aufgebaut, die jeweils aus einem P-Kanal MISFET Q6 und einem N-Kanal MISFET Q7 bestehen. Andererseits ist der Y-Dekodierer Y-DEC aus einer Vielzahl von Paaren aufgebaut, die jeweils aus einem P-Kanal MISFET Q8 und einem N-Kanal MISFET Q9 bestehen. Außerdem ist der Eingabe/Ausgabe-Puffer IOB in ähnlicher Weise aus einem Paar aufgebaut, das aus einem P-Kanal MISFET Q4 und einem N-Kanal MISFET Q5 besteht. Die niedrige Spannung wird an den X-Dekodierer X-DEC, den Y-Dekodierer Y-DEC und den Eingabe/ Ausgabe-Puffer IOB der oben beschriebenen Art angelegt. Außerdem ist die Schreibschaltung aus N-Kanal MISFETs Ql, Q2 und Q3 aufgebaut, von denen der MISFET Q2 von der Verarmungsart ist. Die hohe Spannung wird an die Schaltung angelegt, die aus MISFETs mit Einzelkanal aufgebaut ist.

Unter Bezugnahme auf Fig. 3 wird der Aufbau der wesentlichen Teile der erfindungsgemäßen Anordnung näher erläutert. Diese Figur zeigt einen Schnitt eines Teiles des Speicherzellenteiles M-CEL zusammen mit Schnitten der entsprechen-

den MISFETs Ql, Q2 und Q3 sowie Q4 und Q5 der Schreibschaltung und des Eingangs/Ausgangs-Puffers, die in Fig. 2 dargestellt sind.

Die jeweiligen Bauelementbereiche sind durch FeId-SiO₂-FiI-me 2 isoliert, die auf einer größeren Hauptfläche eines gemeinsamen P-Typ Siliziumsubstrati1 angeordnet sind, und die entsprechenden MISFETs sind innerhalb der jeweiligen Elementbereiche ausgebildet. Es ist ein charakteristisches Merkmal, daß insbesondere im Peripherieschaltungsteil das Hochspannungssystem, an das die Schreibspannung angelegt wird, vollständig aus N-Kanal MISFETs aufgebaut ist, während das Niederspannungssystem, an das die Lesespannung angelegt wird, in CMOS-Technik einschließlich

!5 einer N-Typ Mulde 3 aufgebaut ist. Hinsichtlich der MISFETs Ql bis Q3 des Hochspannungssystems ist ein N -Typ Sourcebereich 4 des Ql an den Abtastverstärker SA angeschlossen, die Hochspannung VPP liegt an einem N -Typ Drainbereich 5 an, der gemeinsam für die MISFETs Ql und Q2 vorgesehen ist, und der MISFET Q2 ist vom Verarmungstyp, und zwar durch eine Verunreinigungs-Dotierungsschicht

6 in einem Kanalteil. Der andere N -Typ Diffusionsbereich

7 des MISFET Q2 ist gemeinsam für den MISFET Q3 vorgesehen, und ein N⁺-Typ Sourcebereich 8 des MISFET Q3 ist geerdet. Die Gate-Elektroden 9, 10 und 11 der jeweiligen FETs Ql bis Q3 sind alle aus einer ersten Schicht aus polykristallinem Silizium aufgebaut, das nachstehend auch kurz als PoIy-Si bezeichnet ist. Die Bezugszeichen 12, 13, 14 und 15 bezeichnen Aluminiumelektroden oder Verdrah-

tungsleitungen. In gleicher Weise bezeichnet das Bezugszeichen 16 einen Gate-Oxidfilm, das Bezugszeichen 17 einen Oberflächen-Oxidfilm eines Poly-Si-Filmes und das Bezugszeichen 18 einen Phospho-silikatglasfilra.

Andererseits ist der Eingangspuffer des Niederspannungssystems in CMOS-Technik aufgebaut und besteht aus dem N-Kanal MISFET Q5 und dem P-Kanal MISFET-Q4. Ein N⁺-Typ

ff'-

Sourcebereich 19 des MISFET Q5 ist geerdet, und sein N⁺- Typ Drainbereich 20 ist mit einem P-Typ Diffusionsbereich

21 des MISFET Q4 über eine Aluminium-Verdrahtungsleitung

22 verbunden. Der andere P -Typ Bereich 23 des MISFET Q4 ist an eine Niederspannungsquelle zusammen mit einem N Typ Versorgungsbereich 24 der Mulde 3 angeschlossen. Entsprechende Gateelektroden 25 und 26 der beiden FETs Q4 und Q5 werden von einer zweiten Schicht aus PoIy-Si gebildet und sind miteinander verbunden. In gleicher Weise wie das Bezugszeichen 22 bezeichnen die Bezugszeichen 27, 28 und 29 Aluminiumelektroden oder Verdrahtungslextungen. Außerdem bezeichnet das Bezugszeichen 30 einen Oberflächen-Oxidfilm eines Poly-Si-Filmes.

Die Speicherzelle M-CEL hat eine Doppelschicht PoIy-Si-Gate Struktur, bei der ein Steuergate 32 über einem Floating Gate 31 angeordnet ist. Zwischen den jeweils benachbarten Gate-Strukturen oder -Anordnungen sind N -Typ Diffusionsbereiche 33, 34 und 35 ausgebildet, von denen der Diffusionsbereich 33 an eine Datenleitung 36 aus Aluminium angeschlossen ist.

Wie oben beschrieben, ist das Hochspannungssystem der Peripherieschaltung vollständig aus N-Kanal MISFETs aufgebaut, die auf dem Substrat 1 selbst angeordnet sind, und es enthält keine Bauelemente, die innerhalb der Mulde angeordnet sind, wie bei der bereits beschriebenen CMOS-Anordnung. Somit tritt, auch wenn die Hochspannung VPP an den Diffusionsbereich angelegt wird, die Situation überhaupt nicht

auf, wo das Muldenpotential schwankt, und der Latch-up-Effekt oder ein unerwünschtes Sperren aufgrund einer solchen Schwankung können verhindert werden. Genauer gesagt, es wird angenommen, daß das Hochspannungssystem in CMOS-

Technik aufgebaut ist, wobei P -Typ Source- und Drainbereiche innerhalb einer N-Typ Mulde angeordnet sind. Wenn derartige P-Typ Bereiche existieren, schwankt das Muldenpotential beim Anlegen der hohen Spannung, und die Schwan-

7*-

kung wirkt als Triggerquelle, wie bereits beschrieben, so daß ein P-N-P-N-Thyristor, der zwischen den P -Typ Bereichen und beispielsweise N -Typ Diffusionsbereichen auf der Speicherzellenseite ausgebildet ist, leitend gemacht wird. Im Gegensatz dazu enthält der Aufbau gemäß der Erfindung eine derartige Thyristoranordnung selbst nicht. Außerdem ist, obwohl die Träger, die beim Anlegen der hohen Spannung am Hochspannungssystem der erfindungsgemässen Anordnung erzeugt werden, durch das Substrat 1 selbst ausgelöst werden, ihr Bewegungsabstand nur so groß wie die Dicke des Substrats 1, und somit ist der resultierende Spannungsabfall klein. Die Potentialschwankung des Substrats 1 ist dementsprechend klein, so daß das unerwünschte Sperren oder der Latch-up-Effekt auch nur schwer zwi-

!5 sehen dem Hochspannungssystem und der Seite des FET Q4 des Niederspannungssystems auftreten kann.

In diesem Zusammenhang ist in der CMOS-Anordnung des Niederspannungssystems die N-Typ Mulde 3 auf eine niedrige Spannung (5 V) fixiert, und Potentialschwankungen können dabei schwer auftreten. Somit existiert keine Triggerquelle auf der Muldenseite, und der Latch-up-Effekt kann in zufriedenstellender Weise verhindert werden. Infolgedessen werden die Peripherieschaltungsteile der erfindungsgemäßen Anordnung auch im Schreib-Lese-Schaltbetrieb insgesamt stabil.

Da außerdem das Hochspannungssystem eine Struktur besitzt, die ganz ohne Mulde oder Potentialtopf der oben beschrie-

benen Art ausgebildet ist, kann die Größe der Bauelementfläche in diesem Maße reduziert werden, und es kann eine Erhöhung der Integrationsdichte erzielt werden.

Die in Fig. 2 dargestellten Widerstände R zum Hochziehen des Potentials können beispielsweise aus einem PoIy-Si-FiIm hohen Widerstandes hergestellt werden, der auf dem Substrat 1 unter Zwischenschaltung eines Isolierfilmes

angeordnet ist. Alternativ kann eine P-Kanal MISFET-Struktur ohne weiteres auf dem Substrat 1 ausgebildet werden, wobei ein solcher Poly-Si-Film selektiv mit einer Verunreinigung dotiert ist, um P -Typ Source- und Drainbereiehe zu bilden, und wobei der Poly-Si-Teil zwischen den beiden Bereichen als ein Kanal verwendet wird. Bei einer solchen MISFET-Struktur kann der Kanalbereich einen niedrigen Widerstand erhalten, indem man den MISFET bei ,der Schreib-Betriebsart leitend macht, und einen hohen Widerstand erhalten, indem man ihn in der Lese-Betriebsart in den nicht-leitenden Zustand bringt; der Kanalbereich kann aber ohne weiteres mit einer Verunreinigung dotiert sein und als Lastwiderstand der Verarmungsart ausgebildet sein. In jedem Falle ist der P-Kanal MISFET vom Substrat 1 isoliert. Somit ist überhaupt nicht zu befürchten, daß das unerwünschte Verriegeln oder der Latch-up-Effekt der oben beschriebenen Art durch das Substrat 1 hindurch stattfinden werden, wenn die hohe Spannung VPP angelegt wird.

Da bei dieser Ausführungsform die Speicherzellen vollständig aus N-Kanal MISFETs ausgebildet sind, sind Schalt-FETs wie im Falle der Ausbildung von Speicherzellen aus P-Kanal MISFETs völlig unnötig. Auch in dieser Hinsicht

kann die Integrationsdichte erhöht werden. 25

Die Peripherieschaltungen gemäß der erfindungsgemäßen Anordnung besitzen ausreichende Durchbruchspannungen, insbesondere in der Schreib-Betriebsart. Um eine noch höhere Durchbruchspannung zu erhalten, ist es wünschenswert, eine Offset-Gate-Anordnung zu verwenden, wie sie in FIg. 4 dargestellt ist.

Beim MISFET Ql ist beispielsweise das Gate aus einer ersten Schicht eines Poly-Si-Filmes 9 und einer zweiten Schicht eines Poly-Si-Filmes 37 aufgebaut, welche den Poly-Si-Film 9 teilweise überlappt, und ein N -Typ Bereich 38 geringer Konzentration ist auf der Drainseite des Poly-

Si-Filmes 9 in der Weise angeordnet, daß er an den N -Typ Bereich 5 hoher Konzentration angrenzt. Sowohl die zweite Schicht des Poly-Si-Filmes 37 als auch der Drainbereich 5 werden an die hohe Spannung VPP angelegt, oder es wird eine separate Spannung an den Poly-Si-Film 37 angelegt. Somit wird das hohe elektrische Feld des Drainbereiches durch eine Verarmungsschicht gemildert, die sich vom P-N-Übergang zwischen dem N~-Typ Bereich 38 geringer Konzentration und dem Substrat 1 erstreckt, so daß die Menge an Ladungsträgern von der Seite des Sourcebereiches 4 oder die Menge an Löchern, die vom P-N-übergangsteil in das Substrat 1 abgegeben werden, abnimmt. Somit wird der negative Widerstand aufgrund der Konzentration der Ladungsträger auf der Drainseite kleiner, und die Source-Drain-Durchbruchspannung BVDS steigt an.

Nachstehend wird ein Verfahren zur Herstellung des in Fig. 3 dargestellten EPROMs unter Bezugnahme auf die Figuren 5A bis 51 näher erläutert.
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Zunächst werden, wie in Fig. 5A dargestellt, eine N-Typ Mulde 3 und ein FeId-SiO₂-FiIm 2 jeweils in bzw. auf einer Hauptfläche eines Substrats 1 durch Ionenimplantation und Treibdiffusion und durch selektive Oxidationstechnxk unter Verwendung eines Si._N .-Filmes 39 als Maske herge-

+ stellt. Zur Vereinfachung der Darstellung sind P -Typ Kanalstopper weggelassen, das gleiche gilt auch für Fig.3.

Anschließend werden, wie in Fig. 5B dargestellt, der Si₃N₄-FiIm 39 und der darunter liegende SiO₃-FiIm 40 nacheinander durch Ätzen entfernt, woraufhin Gate-Oxidfilme 16 in den jeweiligen Bauelementbereichen durch eine Gate-Oxidationstechnik, z.B. durch thermische Oxidation, ausgebildet werden. Außerdem wird eine Maske 41 auf Photoresist, Photolack oder dergleichen mit einem vorgegebenen Muster vorgesehen, und ein Ionenstrahl 42 aus Arsen wird mit niedriger Dosis implantiert, um einen flachen ionen-

* implantierten Bereich 6 für einen MISFET der Verarmungsart herzustellen. Die Maske 41 kann ohne weiteres so sein, daß ein SiO₂-FiIm auf der Oberfläche des Substrats mit einem Schritt ausgebildet wird. In diesem Falle können die Ionen nur durch die dünnen SiO„-Teile implantiert werden.

Anschließend wird, wie in Fig. 5C dargestellt, eine erste Schicht eines Poly-Si-Filmes, die auf die gesamte Oberfläche mit einem chemischen Dampfabscheidungsverfahren, nachstehend auch kurz als CVD-Verfahren bezeichnet, aufgebracht ist, mit Phosphor behandelt (mit Phosphorverunreinigungen dotiert), und anschließend durch Photoätztechnik mit einem Muster versehen, um einen PoIy-Si-FiIm 43, der die gesamte Oberfläche des Speicherzellenteiles bedeckt, und die jeweiligen Gate-Elektroden 9, 10 und 11 der MISFETs einer Hochspannungs-Anwendungsschaltung als Peripherieschaltung übrig zu lassen.

Als nächstes werden, wie in Fig. 5D dargestellt, dünne Si0₂-Filme 17 auf den Oberflächen der jeweiligen PoIy-

Si-Filme 9, 10 und 11 sowie 43 durch ein thermisches Oxidationsverfahren aufgebracht, anschließend wird eine zweite Schicht aus Poly-Si-Film 44 auf der gesamten Oberfläche mit einem CVD-Verfahren oder durch chemische Dampfab- ^° Scheidung ausgebildet, und der Poly-Si-Film 44 wird weiter mit Phosphor dotiert (behandelt).

Als nächstes wird, wie in Fig. 5E dargestellt, ein Photoresist 45 dem Licht ausgesetzt und in eine Maske mit vor-

gegebenem Muster entwickelt, und in dem Zustand, in dem die Maske über den Hochspannungssystem-Schaltungsteilen der Peripherieschaltungsteile liegt, wird ein Ätzen der beiden Poly-Si-Filme 44 und 43 des Speicherzellenteiles_f des Poly-Si-Filmes 44 auf den Niederspannungssystem-Schaltungsteilen der Peripherieschaltungsteile und der SiO₂-Filme 17 und 16 vorgenommen. Somit werden Poly-Si-Filme -32 und 31 der Doppelschicht-Gatestruktur im Speicherzel-

-5*2-

lenbereich und Poly-Si-Filme 25 und 26 in Form von Gate-Elektroden in den Niederspannungssystem-Peripherieschaltungsteilen belassen.

Anschließend werden dann, wie in Fig. 5F dargestellt, der Speicherzellenteil und die Niederspannungssystem-Peripherieschaltungsteile mit einem anderen Photoresist 46 überzogen, der als Maske verwendet wird, um den PoIy-Si-FiIm 44 und die SIO_?-Filme 17 und 16 der Hochspannungssystem-Schaltungsteile nacheinander zu ätzen.

Bei dem nächsten Schritt wird, wie in Fig. 5G dargestellt, ein dünner SiO₃-FiIm mit einem thermischen Oxidationsverfahren in der Weise aufgebracht, daß er sich von den Oberfl 5 flächen der jeweiligen Poly-Si-Filme 2ur freiliegenden ' Oberfläche des Substrats 1 erstreckt, woraufhin die Mulde 3 des Niederspannungssystem-Peripherieschaltungsteiles mit einem Photoresist 47 überzogen wird, von dem ein Teil entfernt wird. In diesem Zustand wird ein Ionenstrahl 48 aus Arsen mit hoher Dosis implantiert, so daß die Ionen in vorgegebene Bereiche selektiv implantiert werden können, indem man die Poly-Si-Filme 9, 10 und 11, 25, 26, 31 und 32, den FeId-SiO₀-FiIm 2 und den Photoresist 47 als

*■ +

Maske verwendet. Auf diese Weise werden N -Typ Source- oder Drainbereiche 4, 5, 7, 8, 19, 20, 33, 34 und 35 der jeweiligen FETs auf beiden Seiten der entsprechenden Gate-Elektroden durch das Selbstausrichtungsverfahren ausgebildet, und es wird ein N -Typ Kontaktbereich 24 in der Mulde 3 hergestellt. Als oben erwähnte Maske kann während der

Implantation des Ionenstrahles aus Arsen ein SiO_-Film ebenso verwendet werden, der mit einem CVD-Verfahren oder durch chemische Dampfabscheidung hergestellt wird.

Beim nächsten Schritt wird, wie in Fig. 5H dargestellt, die Peripherie-Mulde 3, mit Ausnahme von Teilen, nun mit einem anderen Photoresist 49 überzogen, der als Maske zur Implantation eines Ionenstrahles 50 aus Bor verwendet *

ie

wird, so daß P -Typ Source- und Drainbereiche 21 bzw. 23 jeweils zu beiden Seiten des Poly-Si-Filmes 25 innerhalb der Mulde 3 ausgebildet werden könne. Als Maske zur Implantation des Ionenstrahles 50 kann auch ohne weiteres ein SiO₂-FiIm verwendet werden, der mit einem CVD-Verfahren hergestellt wird.

Anschließend wird, wie in Fig. 51 dargestellt, ein Phosphorsilikatglasfilm 18 auf die gesamte Oberfläche durch ein CVD-Verfahren oder chemische Verdampfungsabscheidung aufgebracht, und die darunter liegenden SiO₂-Filme werden nacheinander geäzt, um die jeweiligen Kontaktlöcher zu bilden. Als nächstes wird Aluminium auf die gesamte Oberfläche mit einem Vakuumverdampfungsverfahren aufgebracht und anschließend mit einem Photoätzverfahren mit einem Muster versehen, um die jeweiligen Aluminiumelektroden oder Verdrahtungsleitungen herzustellen, die in Fig. 3 dargestellt sind.

Die Figuren 6A bis 6C zeigen ein Verfahren zur Herstellung der Offset Gate-Anordnung, die in Fig. 4 dargestellt ist.

Bei der Herstellung einer derartigen Anordnung wird der ionen-implantierte Bereich 6 beim Verfahrensschritt gemäß Fig. 5B mit etwas größerer Fläche ausgebildet, so daß ein N -Typ ionen-implantierter Bereich 6 geringer Konzentration, der sich über den FET Q2 vom Verarmungstyp und den FET Ql erstreckt, in der in Fig. 6A dargestellten Weise ausgebildet wird. In gleicher Weise wie in den Figuren

^au 5C bis 5D dargestellt, werden die Gate-Elektroden 9 und 10 und die zweite Schicht eines Poly-Si-Filmes 44 hergestellt, wie es Fig. 6A zeigt.

Anschließend wird, wie in Fig. 6B dargestellt, unter Ver-Wendung des Schrittes gemäß Fig. 5F und unter Verwendung des Photoresistes 46 als Maske die zweite Schicht eines Poly-Si-Filmes geäzt, so daß sie teilweise übrig bleibt,

wobei sie den Poly-Si-Film 9 überlappt. Dann wird die zweite Schicht des Poly-Si-Filmes 37 gemäß Fig. 4 hergestellt.

Anschließend werden, wie in Fig. 6C dargestellt, die SiO^-Filme 17 und 30 durch thermische Oxidation aufgebracht und die gesamte Oberfläche mit dem Ionenstrahl 48 aus Arsen in gleicher Weise wie bei Fig. 5G bestrahlt. Somit werden die Arsenionen selektiv in Bereiche implantiert, wo die Poly-Si-Filme 9, 10 und 37 nicht vorhanden sind, so daß die N -Typ Bereiche 4, 5 und 7 hoher Konzentration jeweils durch Selbstausrichtung hergestellt werden.

Da die anschließenden Schritte in gleicher Weise ablaufen, wie in Fig. 5H und 51 dargestellt, erscheint eine nähere Erläuterung entbehrlich. Wichtig ist, daß der ursprüngliche Ionenimplantationsbereich 6 sozusagen durch den N -Typ Bereich 5 aufgrund der oben erwähnten Ionenimplantation geteilt wird, so daß ein geteilter Bereich als Kanalbereich des FET Q2 vom Verarmungstyp und der andere Teil als Bereich 38 geringer Konzentration des FET Ql mit Offset Gate-Struktur gelassen wird. Dementsprechend wird bei der Anordnung gemäß Fig. 4 der Bereich 38 gerin- ° ger Konzentration gemeinsam mit dem Ionenimplantationsbereich 6 des FET Q2 durch denselben Ionenimplantationsschritt hergestellt und wird in die endgültige Konfiguration gebracht, ohne die Schritte gemäß den Figuren 5A 51 zu ändern, wie es mit Bezug auf die Figuren 6A - 6C beschrieben ist. Somit ist der Herstellungsvorgang einfach und die Effizienz in der Herstellung hoch.

In dem Falle, wo die Peripherieschaltung des Hochspannungssystems in CMOS-Technik hergestellt wird, wie bereits erwähnt, erfordert im Gegensatz dazu eine hohe Durchbruchspannung wie in Fig. 4, daß die Bereiche geringer Konzentration, nämlich vom P -Typ, auf einer Seite der Gate-

Elektrode der P-Kanalseite sowie auf der N-Kanalseite ausgebildet werden. In diesem Falle können die Bereiche auf der N-Kanalseite in der oben mit Bezug auf die Figuren 6A - 6C beschriebenen Weise ausgebildet werden, aber die P -Typ Bereiche auf der P-Kanalseite erfordern den Schritt der Implantation einer anderen Art von Ionen, z.B. von Borionen, so daß die Anzahl von Verfahrensschritten zunimmt, was die Effizienz des Verfahrens entsprechend verringert.

Während die Erfindung anhand von Beispielen erläutert worden ist, kann die oben beschriebene Ausführungsform auf der Basis der technischen Lehre gemäß der Erfindung weiter modifiziert werden. Beispielsweise können die Leitfähigkeitstypen der verschiedenen Halbleiterbereiche in die entgegengesetzten Typen geändert werden. Im Hinblick auf die Gate-Elektroden der Peripherieschaltungsteile können die Gate-Elektroden der Niederspannungs-Anwendungsschaltungen ohne weiteres von der ersten Schicht des PoIy-Si-Filmes gebildet werden, und die entsprechenden Gate-Elektroden können auch aus einem anderen Material hergestellt werden. Außerdem kann, wenn das Verhältnis zwischen der Kanalbreite und der Kanallänge des Verarmungstyp-FET Q2 der Schreibschaltung klein ist, der Strom beim Lesebetrieb verringert werden. Außerdem kann dieser Verarmungstyp-FET Q2 ohne weiteres durch ein Bauelement mit hohem Widerstand ersetzt werden. In diesem Falle verringert sich der Strom beim Lesebetrieb. Die Erfindung ist nicht nur auf löschbare programmierbare ROMs oder Fest-

wertspeicher oder sogenannte EPROMs anwendbar, sondern auch auf andere ROMs, deren Schreiboperationen elektrisch durchgeführt werden, z.B. bei einem EEPROM, also einem elektrisch löschbaren und programmierbaren ROM.

Claims

STREHL SCHÜBEL-HOPF SCHULZ

WIDENMAYERSTRASSE 17, D-8000 MÜNCHEN 22

HITACHI, LTD. 24. Sept. 1982

DEA-25 804

Halbleiter-Speichereinrichtung

Patentansprüche

\1.) Halbleiter-Speichereinrichtung, gekennzeichnet durch

einen Halbleiterkörper (1) von einem ersten Leitfähigkeitstyp;
einen Speicherzellenbereich (M-CEL), der eine Vielzahl von Speicherzellen aufweist, die in einem Teil des Halbleiterkörpers (1) ausgebildet sind; und

einen Peripherieschaltungsbereich (Q1-Q5), der in anderen Teilen des Halbleiterkörpers (1) ausgebildet ist, die nicht mit Speicherzellen (M-CEL) versehen sind, und der einen ersten Schaltungsbereich (Q1-Q3) aus Schaltungselementen, die mit einer ersten Spannung (VPP) betrieben werden, und einen zweiten Schaltungsbereich (Q4, Q5) aus Schaltelementen aufweist, die mit einer zweiten Spannung (VCC) betrieben werden, die niedriger ist als die erste Spannung (VPP);

wobei die Schaltelemente (Q1-Q3) des ersten Schaltungsbereiches aus ersten FETs mit isoliertem Gate bestehen, de-

ΒΛΓ>

ren Kanäle vom zweiten Leitfähigkeitstyp sind, während die Schaltelemente (Q4, Q5) des zweiten Schaltungsbereiches eine Vielzahl von Paaren von zweiten FETs mit isoliertem Gate sind, die Kanäle vom ersten Leitfähigkeitstyp und Kanäle vom zweiten Leitfähigkeitstyp haben.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp der P-Typ und der zweite Leitfähigkeitstyp der N-Typ sind.
3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Spannung (VPP) die Schreibspannung und die zweite Spannung (VCC) die Lesespannung sind.
4. Einrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Schaltungsbereich eine Schreibschaltung (WC) ist.
5. Einrichtung nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet,

daß der zweite Schaltungsbereich ein Eingabe/Ausgabe-Puffer (IOB) ist.
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6. Einrichtung nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der zweite Schaltungsbereich einen Dekodierer (X-DEC,

Y-DEC) aufweist.
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7. Halbleiter-Speichereinrichtung, gekennzeichnetdurch

einen Halbleiterkörper (1) von einem ersten Leitfähigkeitstpy;

einen Feldisolierfilm (2), der auf einer Hauptfläche des Halbleiterkörpers (1) ausgebildet ist und der eine Hauptfläche des Halbleiterkörpers (1) in eine Vielzahl von

Bereichen isoliert;

eine Vielzahl von Speicherzellen (M-CEL), die in einem Teil der einen Hauptfläche des Halbleiterkörpers ausgebildet sind, welche durch den Feldisolierfilm (2) isoliert sind und jeweils übereinander angeordnete Steuerelektroden oder Gates (31, 32) haben; eine Vielzahl von ersten FETs (Q1-Q3) mit isoliertem Gate, die in einem anderen Teil der Hauptfläche des Halbleiterkörpers (1) ausgebildet sind, welche durch den FeIdisolierfilm (2) isoliert sind und jeweils ein einzelnes Gate (9, 10, 11) haben; und

eine Vielzahl von zweiten FETs (Q4, Q5) mit isoliertem Gate, die in einem noch anderen Bereich der einen Hauptfläche des Halbleiterkörpers (1) durch den Feldisolierfilm (2) isoliert angeordnet sind und die Paare bilden, die jeweils aus einem FET mit isoliertem Gate mit einem einzigen Gate (25) und einem Mulden-Bereich (3) und einem FET mit isoliertem Gate mit einem einzigen Gate (26) bestehen;

wobei die ersten FETs (Q1-Q3) mit isoliertem Gate mit einer ersten Spannung (VPP) versorgt werden, während die zweiten FETs (Q4, Q5) mit isoliertem Gate mit einer zweiten Spannung (VCC) versorgt werden, die niedriger ist

als die erste Spannung (VPP).
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8. Einrichtung nach Anspruch 7, dadurch gekennzeichnet , daß der Feldisolierfilm (2) ein SiO₂-FiIm ist.
9. Einrichtung nach Anspruch 7 oder 8, dadurch

gekennzeichnet, daß die übereinander angeordneten Gates (31, 32) jeder Speicherzelle (M-CEL) aus zwei Schichten von polykristallinen Siliziumgates bestehen.
10. Einrichtung nach einem oder mehreren der Ansprüche bis 9, dadurch gekenn ze ichnet, daß

-A-

der Halbleiterkörper (1) vom ersten Leitfähigkeitstyp ein P-Typ Halbleiterkörper ist und daß jeder der Vielzahl von ersten FETs (Q1-Q3) mit isoliertem Gate Source- und Drainbereiche vom N-Typ aufweist.
11. Einrichtung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß der erste FET (Ql) mit isoliertem Gate eine Gate-Elektrode (9) aufweist, die aus einem ersten polykristallinen Siliziumfilm und einem zweiten polykristallinen Siliziumfilm (37) besteht, welcher den ersten polykristallinen Siliziumfilm (9) teilweise überlappt.
12. Einrichtung nach Anspruch 11, dadurch g e kennzeichnet, daß der erste FET (Ql) mit isoliertem Gate einen Halbleiterbereich (38) mit geringer Verunreinigungskonzentration vom zweiten Leitfähigkeitstyp, der unter dem zweiten polykristallinem Siliziumfilm (37) ausgebildet ist, und einen Drainbereich (5) aufweist, der an den Halbleiterbereich (38) mit geringer Verunreinigungskonzentration angrenzt und der eine höhere Verunreinigungskonzentration als dieser Halbleiterbereich (38) besitzt.
13. Verfahren zur Herstellung von Halbleiter-Speichereinrichtungen, gekennzeichnet durch folgende Schritte:

Herstellen eines Feldisolierfilmes auf ausgewählten Bereichen einer Hauptfläche eines Halbleiterkörpers vom ersten Leitfähigkeitstyp, wobei der Feldisolierfilm die eine Hauptfläche des Halbleiterkörpers in eine Vielzahl von Bereichen von mindestens ersten, zweiten und dritten Bereichen isoliert oder unterteilt; Herstellen eines Muldenbereiches vom zweiten Leitfähigkeitstyp in dem ersten Bereich;

Herstellen einer ersten polykristallinen Siliziumschicht auf den ersten, zweiten und dritten Bereichen und selekti-

ves Entfernen der ersten polykristallinen Schicht zur Ausbildung einer Vielzahl von Gate-Elektroden auf dem zweiten Bereich und eines ersten polykristallinen Siliziumfilmes auf dem dritten Bereich;
Herstellen eines Isolierfilmes auf den Oberflächen der Vielzahl von Gate-Elektroden und dem ersten polykristallinen Siliziumfilm, der jeweils auf dem zweiten Bereich und dem dritten Bereich ausgebildet ist; Herstellen eines zweiten polykristallinen Siliziumfilmes auf den ersten, zweiten und dritten Bereichen; selektives Entfernen des zweiten polykristallinen Siliziumfilmes zur Ausbildung einer Vielzahl von Gate-Elektroden auf dem Muldenbereich des ersten Bereiches und auf dem anderen Teil als dem Muldenbereich und zur Ausbildung von Gate-Elektroden der Speicherzellen auf dem dritten Bereich, wobei die Gate-Elektroden aus dem ersten polykristallinen Siliziumfilm und dem zweiten polykristallinen Siliziumfilm bestehen;
Einleiten einer Verunreinigung vom zweiten Leitfähigkeitstyp in die ersten, zweiten und dritten Bereiche unter Verwendung der Vielzahl von Gate-Elektroden auf den ersten, zweiten und dritten Bereichen als Maske, um dadurch eine Vielzahl von Halbleiterbereichen vom zweiten Leitfähigkeitstyp auszubilden;

Herstellen eines Isolierfilmes auf den ersten, zweiten und dritten Bereichen und selektives Entfernen dieses Isolierfilmes zur Herstellung von Kontaktlöchern; und Herstellen von Metallverdrahtungsleitungen, die mit der Vielzahl von Halbleiterbereichen durch die Kontaktlöcher

"^ in Verbindung stehen.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet , daß als erster Leitfähigkeitstyp der P-Typ und als zweiter Leitfähigkeitstyp der N-Typ verwendet wird.
15. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß die ersten und zweiten polykristallinen Siliziumfilme durch chemische Dampfabscheidung ausgebildet werden.
16. Verfahren nach einem oder mehreren der Ansprüche bis 15, dadurch gekennzeichnet, daß die Einführung der Verunreinigung vom zweiten Leitfähigkeitstyp in die ersten, zweiten und dritten Bereiche unter Verwendung der Vielzahl von Gate-Elektroden als Maske durch Ionen-Implantation durchgeführt wird.