KR840001780A - 반도체 기억장치(半導體記憶裝置) - Google Patents

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KR840001780A
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미쓰다 가쓰시게
가부시기 가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음

Description

반도체 기억장치(半導體記憶裝置)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따르는 EPROM(erasable programable ROM)의 주요 부분의 블록(block)도.
제2도는 제1도에 표시한 EPROM의 부분적인 등가회로도.
제3도는 제1도에 표시한 EPROM의 메모리 셀(memory cell)부와 주변 회로부의 일부분의 단면도.

Claims (16)

  1. 다음과 같은 구성으로 된 반도체 기억장치.
    제1도 전형의 반도체 기판과; 상기의 반도체 기판의 일부에 형성된 여러개의 메모리셀을 갖는 메모리셀부와; 상기의 메모리셀이 형성되어 있지 않는 기타 부분에 형성되고 제1의 전압에 의하여 전력이 공급되도록 되어 있는 회로소자로 구성된 제1의 회로부와, 상기 제1의 전압보다도 낮은 전압에 의하여 전력이 공급되는 회로 소자로 구성된 제2의 회로부와를 갖는 주변회로부와; 상기 제1의 회로부의 회로소자는 제2도 전형의 채널형의 제1의 절연 게이트형 FET로 되어 있고, 상기 제2의 회로부의 회로소자는 제1도 전형의 채널형과 제2도 전형의 채널형의 복사쌍(複數對)의 제2의 절연 게이트형 FET로 되어 있다.
  2. 상기 제1도 전형은 P형이고, 제2도 전형은 N형인 것을 특징으로 하는 특허청구의 범위 1의 반도체 기억장치.
  3. 상기 제1의 전압은 Vpp이고, 제2의 전압은 Vcc인 것을 특징으로 하는 특허청구의 범위 1의 반도체 기억장치.
  4. 상기 제1의 회로부는 기억동작 회로부인 것을 특징으로 하는 특허청구의 범위 1의 반도체 기억장치.
  5. 상기 제2의 회로부는 입출력 버퍼인 것을 특징으로 하는 특허청구의 범위 1의 반도체 기억장치.
  6. 상기 제2의 회로부는 디코우더인 것을 특징으로 하는 특허청구의 범위 1의 반도체 기억장치.
  7. 다음과 같은 구성으로 되는 반도체 기억장치;
    제1도 전형의 반도체 기판과; 상기 반도체 기판의 하나의 주면 위에 형성되고 또 상기 반도체 기판의 하나의 주면을 여러개의 영역으로 분리시키는 필드 절연막과; 상기의 반도체 기판의 하나의 주면에서 상기의 필드 절연막에 의하여 분리된 일부에 형성된 적층 구조의 게이트를 갖는 여러개의 메모리셀과; 상기 반도체 기판의 하나의 주면에서 상기의 필드 절연막에 의하여 분리되는 다른 부분에 형성된 단일층 구조의 게이트를 갖는 여러개의 제1의 절연 게이트형 FET들과; 상기 반도체 기판의 하나의 주변에서 상기의 필드 절연막에 의하여 분리되는 또 다른 부분에 형성된 단일층 구조의 게이트화 웰 영역을 갖는 절연 게이트형 FET와 단일층 게이트를 갖는 절연 게이트형 FET가 쌍을 이루고 있는 여러개의 제2의 절연 게이트형 FET들로 되어 있으며; 상기 제1의 절연 게이트형 FET에는 제1의 전압이 공급되고 상기 제2의 절연 게이트형 FET에는 상기 제1의 전압보다 낮은 제2의 전압이 공급된다.
  8. 상기의 필드 절연막이 SiO2 막으로 되는 것을 특징으로 하는 특허청구의 범위 7의 반도체 기억장치.
  9. 상기의 메모리셀들의 적층구조 게이트는 2층 구조의 다결정 실리콘 게이트(poly crystalline silicon gate)로 되는 것을 특징으로 하는 특허청구의 범위 7의 반도체 기억장치.
  10. 상기의 제1도 전형의 반도체 기판은 P형의 반도체 기판으로 되고 또 여러개의 제1절연 게이트형 FET는 각각 형의 소스와 드레인 영역을 갖는 것을 특징으로 하는 특허청구의 범위 7의 반도체 기억장치.
  11. 상기 제1의 절연 게이트형 FET는 제1의 다결정 실리콘 막과 이 제1의 다결정 실리콘막 위에 그 일부가 포개지게 되는 제2의 다결정 실리콘막으로 된 게이트 전극을 갖는 것을 특징으로 하는 특허청구의 범위 7의 반도체 기억장치.
  12. 상기의 제1의 절연 게이트형 FET는 제2의 다결정 실리콘막과 하층에 형성된 제2도 전형의 저술불순물 농도의 반도체 영역과, 이 저불순물 농도의 반도체 영역에 인접하여 있고 또 상기 저불순물 농도의 반도체 영역보다 높은 불순물 농도의 드레인 영역과를 갖는 것을 특징으로 하는 특허청구의 범위 7의 반도체 기억장치.
  13. 다음과 같은 공정으로 되는 반도체 기억장치의 제조 방법.
    제1도 전형의 반도체 기판의 하나의 주면을 최소한 제1, 제2, 제3과 같이 복수의 영역으로 분리하는 필드 절연막을 상기의 반도체 기판의 하나의 주면에다 선택적으로 형성하는 공정; 상기 제1의 영역에 제2도전형의 웰 영역을 형성하는 공정; 상기 제1, 제2, 제3의 영역위에 제1의 다결정 실리콘막을 형성하고 나서 이 제1의 다결정 실리콘막을 선택적으로 제거하여서 제2 영역위에는 여러개의 게이트 전극을 형성하고, 제3의 영역위에는 이 영역을 덮는 제1의 다결정 실리콘막을 형성하는 공정; 상기의 제2영역 위와 제3영역 위에 형성된 여러개의 게이트 전극과 그리고 제1의 다결정 실리콘막 위에다가 절연막을 형성하는 공정; 상기 제1, 제2, 제3의 영역 위에다 제2의 다결정 실리콘막을 형성하는 공정; 상기 제2의 다결정 실리콘막을 선택적으로 제거하여 제1 영역내의 웰 영역 위와 또 웰 영역 이외의 다른 영역에다 여러개의 게이트 전극을 형성하고 제3의 영역위에는 제1의 다결정 실리콘막과 제2의 다결정 실리콘막으로 되는 메모리셀의 게이트전극을 형성하는 공정; 상기 제1, 제2, 제3의 영역내에 각각 형성된 여러개의 게이트 전극을 마스크로하여 상기 제1, 제2, 제3의 영역의 각각에다 제2도전형의 불순물을 도입하여서 제2도전형의 여러개의 반도체 영역을 형성하는 공정; 상기 제1, 제2, 제3의 영역 위에 절연막을 형성하고, 이 절연막을 선택적으로 제거하여 콘택트 구멍을 형성하는 공정; 상기 콘택트구멍을 통하여서 상기의 여러개의 반도체 영역을 접속하게 되는 금속배선층을 형성하는 공정.
  14. 상기의 제1도전형은 P형이고 제2 도전형은 N형인 것을 특징으로 하는 특허청구의 범위 13의 반도체 기억장치의 제조 방법.
  15. 상기 제1과 제2의 다결정 실리콘막은 CVD법(케미컬 베이퍼 데포지션 기술)에 의하여 형성되는 것을 특징으로 하는 특허청구의 범위 13의 반도체 기억장치의 제조 방법.
  16. 여러개의 게이트 전극을 마스크로하여 제1, 제2, 제3의 영역에다 제2 도전형의 불순물을 도입하는 공정을 이온주입법(ipn implantation technic)에 의하여 이루어지게 하는 것을 특징으로 하는 특허청구의 범위 13의 반도체 기억장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8204010A 1981-09-25 1982-09-04 반도체 기억장치(半導體記憶裝置) 및 그 제조방법 KR900004730B1 (ko)

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JP56150604A JPS5852871A (ja) 1981-09-25 1981-09-25 半導体記憶装置
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KR840001780A true KR840001780A (ko) 1984-05-16
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