KR870010544A - 반도체 기억장치 및 그 제조 방법 - Google Patents

반도체 기억장치 및 그 제조 방법 Download PDF

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Abstract

내용 없음

Description

반도체 기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예인 SRAM의 메모리 셀을 도시한 회로도
제2도는 본 발명의 1실시예인 SRAM의 입력부를 도시한 회로도
제3도는 본 발명의 1실시예인 SRAM의 메모리 셀을 도시한 평면도.

Claims (13)

  1. 다음 사항으로 되는 반도체 기억 장치.
    그 내부에 형성된 제1도 전형의 제1반도체 영역을 가진 반도체 기관과,
    상기 제1반도체 영역에 형성된 메모리 셀, 이것은 제 1 MISFET를 포함하는 플립 플롭 회로와, 상기 플립플롭 회로의 입출력단자에 접속된 제 2 MISFET를 포함한다. 상기 제 1 MISFET의 적어도 드레인 영역은 상기 제 2 MISFET의 소오스와 드레인 영역보다 깊다. 그리고,
    상기 제1반도체 영역내의 상기 MISFET 아래에 형성된 제1도전형의 제2반도체 영역, 이것은 상기 제 1 MISFET의 드레인 영역에 접한다.
  2. 특허청구의 범위 제1항에 따른 반도체 기억 장치에 있어서.
    상기 플링 플롭 회로는 제1과 제2의 인버터 회로의 출력단자가 각각 상기 제2와 제1의 인버터 회로의 입력 단자에 접속되어서 된다. 상기 인버터 회로의 각각은 다결정 실리콘막으로 되는 저항 소자와, 상기 제1 MISFET로 된다.
  3. 특허 청구의 범위 제1항에 따른 반도체 기억장치에 있어서,
    상기 제2 MISFET의 소오스와드레인 영역은 제1영역과, 상기 제1영역과 찬넬 영역과의 사이에 형성된 제2영역으로 된다. 상기 제1영역의 불순물 농도는 상기 제2영역의 그것보다 높다.
  4. 특허 청구의 범위 제1항에 따른 반도체 기억장치에 있어서,
    상기 제1 MISFET의 드레인 영역은 상기 제1 MISFET의 게이트 전극과 겹친다.
  5. 다음 사항으로 되는 반도체 기억 장치.
    1 내부에 형성된 제1도전형의 제1반도체 영역을 가진 반도체 기판.
    상기 제1반도체 영역에 형성된 메모리 셀.
    이것은 제1 MISFET를 포함하는 플립 플롭 회로와 상기 플립 측롭 회로의 입출력 단자에 접속된 제 2 MISFET를 포함한다. 상기 제1 MISFET의 적어도 드레인 영역은 상기 제 2 MISFET의 적어도 드레인 영역은 상기 제1 MISFET의 소오스와 드레인 영역보다 깊다.
    상기 제1반도체 영역내의 상기 제1 MISFET 아래에 형성된 제1도전형의 제2반도체 영역, 이것은 상기 제1 MISFET의 드레인 영역에 접한다. 그리고
    외부 단자에 접속된 제 3 MISFET. 상기 제3 MISFET의 적어도 소오스, 드레인 영역의 한쪽은, 상기 제2 MISFET의 소오스와 드레인 영역보다 깊다.
  6. 특허청구의 범위 제5항에 따른 반도체 기억장치에 있어서,
    상기 제 1 MISFET의 드레인 영역과 상기 제 3 MISFET의 적어도 소오스, 드레인 영역의 한쪽은 동일한 깊이를 갖는다.
  7. 특허청구의 범위 제6항에 따른 반도체 기억장치에 있어서,
    상기 제3 MISFET는 파괴 방지 회로를 구성한다.
  8. 특허청구의 범위 제6항에 따른 반도체 기억 장치로서 또 다음 사항으로 된다.
    상기 제2 MISFET의 소오스와 드레인 영역과 동일한 소오스의 드레인 영역을 가진 제4 MISFET.
    여기에 있어서, 상기 제2와 제4MISFET의 소오스 및 드레인 영역은 제1영역과 상기 제1영역과 찬넬영역과의 사이에 형성된 제2영역으로 된다.
    상기 제1영역의 불숨눌 농도는 상기 제2영역의 그것보다 높다.
  9. 특허청구의 범위 제8항에 따른 반도체 기억장치에 있어서,
    상기 제1내지 제4MISFET는 n찬넬 형이다. 상기 제1도전형은 p 형이다.
  10. 특허 청구의 범위 제9항에 따른 반도체 기억장치로서 또 다음 사항으로 된다.
    상기 반도체 기판에 형성된 제2도 전형의 제3반도체의 영역, 그리고
    상기 제3반도체 영역에 형성된 p찬넬형 MISFET
  11. 특허 청구의 범위 제6항에 따른 반도체 기억장치로서 또 다음 사항으로 된다.
    상기 제1반도체 영역내에의 상기 제3MISFET아래에 형성된 제1도전형의 제4반도체 영역. 이것은 상기 제3MISFET의 드레인 영역에 접한다.
  12. 다음 사항으로 되는 반도체 기억장치의 제조방법.
    상기 반도체 기억장치는 제1도전형의 제1반도체 영역을 가진 반도체 기판과 메로리 셀을 구성하는 제1과 제2MISFET와, 상기 메모리 셀 이외의 회로를 구성하는 제3과 제4MISFET를 포함한다. 상기 제1내지 제4MISFET는 상기 제1반도체 영역에 형성된다. 상기 제1MISFET는 상기 메모리 셀의 플립플롭 회로를 구성한다. 제3MISFET는 외부단자에 접속된다.
    상기 제1반도체 영역내의 상기 제 1MISFET가 형성되는 영역에 제1도 전형의 제2반도체 영역을 형성하는 제1공정.
    상기 제1공정후, 상기 제1과 제3의 MISFET의 소오스 및 드레인 영역을 형성하는 제2공정.
    상기 제1의 MISFET의 적어도 드레인 영역, 그리고 상기 제3의 MISFET의 소오스 및 드레인 영역의 한쪽은 상기 제2반도체 영역에 접한다. 그리고 상기 제1공정후, 상기 제2와 제4의 MISFET의 소오스 및 드레인 영역을 형성하는 제3공정.
    상기 제2와 제4의 MISFET의 소오스 및 드레인 영역은, 상기 제1의 MISFET의 적어도 드레인 영역, 그리고 상기 제3의 MISFET의 소오스 및 드레인 영역의 한쪽보다 얕다.
  13. 특허청구의 범위 제12항에 따른 반도체 기억 장치의 제조 방법에 있어서,
    상기 제1의 MISFET의 적어도 드레인 영역, 그리고, 상기 제3의 MISFET의 소오스 및 드레인 영역의 한쪽을 형성하기 위한 불순물은, 상기 제1과 제3의 MISFET의 게이트 전극을 마스크로서 사용한 이온 주입에 의해서 도입된다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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