KR870008389A - 반도체 집적 회로 장치 및 그의 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 1 실시예인 마스크 ROM의 중요부의 평면도.
제 2 도는 제 1 도의 Ⅱ-Ⅱ선에 있어서의 단면도.
제 3 도는 본 발명의 1실시예의 효과를 설명하기 위한 드레인 전압과 누설전류와의 관계를 도시한 도면.
Claims (29)
- 제 1 스레쉬 홀드 전압의 MISFET에서 여러개의 메모리 셀을 구성하고, 상기 여러개의 메모리 셀에 있어서의 일부의 메모리 셀로서, 그 메모리 셀을 구성하고 있는 MISFET의 찬넬 형성 영역에 게이트 전극을 통해서 불순물을 도입하여, 제 1 스레쉬 홀드 전압과 틀리는 제 2 스레쉬 홀드 전압의 MISFET로 되는 메모리 셀을 구성하는 정보 기억방식의 불휘발성 기억기능을 갖춘 반도체 집적회로 장치로서, 상기 제 1 스레쉬 홀드 정압의 MISFET에 있어서의 드레인을, 높은 불순물 능도의 드레인 영역과, 그 드레인 영역과 찬넬형성 영역과의 사이에 마련한 드레인 영역과, 동일한 도전형이며, 또한 이것보다도 낮은 불순물 농도의 반도체 영역으로 구성한 것을 특징으로 하는 반도체 집적회로 장치.
- 상기 제 1 스레쉬 홀드 전압의 MISFET에 있어서의 소오스는, 높은 불순물 농도의 소오스 영역과 그 소오스 영역과 찬넬형성 영역과의 사이에 마련된 소오스 영역과 동일한 도전형이며, 또한 그것보다도 낮은 불순물 농도의 반도체 영역으로 구성되어 있는 것을 특징으로 하는 특허청구의 범위 제 1 항 기재의 반도체 집적회로 장치.
- 상기 제 1 스레쉬 홀드 전압의 MISFET는 소오스가 소오스선에 접속되고, 드레인이 데이터선에 접속되어 있는 것을 특징으로 하는 특허청구의 범위 제 1 항 기재의 반도체 집적회로 장치.
- 상기 메모리 셀은, 가로형 마스크 ROM을 구성하는 것을 특징으로 하는 특허청구의 범위 제 1 항 내지 제 3 항 기재의 반도체 집적회로 장치.
- 상기 제 2 스레쉬 홀드 전압의 MISFET는, 데이터선을 형성하는 공정 전에, 불순물을 도입하여 구성되는 것을 특징으로 하는 특허청구의 범위 제 1 항 내지 제 4 항 기재의 반도체 집적회로 장치.
- 상기 제 2 스레쉬 홀드 전압의 MISFET는, 데이터선을 형성하는 공정 후에, 불순물을 도입하여 구성되는 것을 특징으로 하는 특허청구의 범위 제 1 항 내지 제 4 항 기재의 반도체 집적회로 장치.
- 제 1 스래쉬 홀드 전압의 MISFET로 여러개의 메모리셀을 구성하고, 상기 여러개의 메모리 셀에 있어서의 일부의 메모리 셀으로써, 그 메모리 셀을 구성하고 있는 MISFET의 찬넬 형성 영역에 게이트 전극을 통해서 불순물을 도입하여 제 1 스레쉬 홀드 전압과 틀리는 제 2 스레쉬 홀드 전압의 MISFET로 되는 메모리 셀을 구성하는 정보 기억방식의 불휘발성 기억기능을 갖춘 반도체 집적회로 장치로서, 상기 제 1 스레쉬 홀드 전압의 MISFET에 있어서의 드레인을, 높은 불순물 농도의 드레인 영역과, 그 드레인 영역과 찬넬형성 영역과의 사이에 마련된 드레인 영역과 동일한 도전형이며, 또한 그것보다도 낮은 불순물농도의 반도체 영역으로 구성하고, 그 MISFET의 반도체 영역의 주면위의 게이트 전극의 측부에 게이트 절연막 보다도 두꺼운 막의 두께의 절연막을 게이트 전극의 사이드 월 구조로서 구성한 것을 특징으로 하는 반도체 집적회로 장치.
- 상기 절연막은, 게이트 전극을 덮는 산화 실리콘막을 형성한 후에, 그 산화 실리콘 막에 이방성 에칭을 실시하여 형성되는 것을 특징으로 하는 특허청구의 범위 제 7항 기재의 반도체 집적회로 장치.
- 상기 절연막은, 제 1 스레쉬 홀드 전압의 MISFET의 소오스 영역 또는 드레인 영역을 형성하는 불순물 도입용 마스크로서 사용되는 것을 특징으로 하는 특허청구의 범위 제 7 항 기재의 반도체 집적회로장치.
- 제 1 스레쉬 홀드 전압 MISFET로 여러개의 메모리 셀을 구성하고, 상기 여러개의 메모리 셀에 있어서의 일부의 메모리 셀로서, 그 메모리 셀을 구성하고 있는 MISFET의 찬넬 형성 영역에 게이트 전극을 통해서 불순물을 도입하고, 제 1 스레쉬 홀드 전압과 틀리는 제 2 스레쉬 홀드 전압의 MISFET로 되는 메모리 셀을 구성하는 정보 기억방식의 불휘발성 기억기능을 구비한 마스크 ROM을 가진 반도체 집적회로 장치로서 상기 제 1 스레쉬 홀드 전압의 MISFET를 LDD 구조의 것으로 하고, 상기 제 1 스레쉬 홀드 전압의 MISFET에 있어서의 드레인을, 높은 불순물 농도의 드레인 영역과, 그 드레인 영역과 접촉하여 되고, 이 드레인 영역과 찬넬 형성 영역과의 사이에 마련한 드레인 영역과 동일한 도전형으로 또한 그것보다도 낮은 불순물 농도의 반도체 영역으로 구성하여, 상기 드레인이 알미늄 배선막으로 되는 데이터선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 상기 MISFET에 있어서의 소오스는, 높은 불순물 농도의 소오스 영역과, 그 소오스 영역과 접속하여되고, 이 소오스 영역과 찬넬 형성 영역과의 사이에 마련된 소오스 영역과 동일한 도전형이며, 또한 그것보다도 낮은 불순물 농도의 반도체 영역으로 구성하고, 상기 MISFET의 소오스가 알미늄 배선막으로 되는 소오스선에 접속되어 있는 것을 특징으로 하는 특허청구의 범위 제 10항 기재의 반도체 집적회로 장치.
- 상기 제 2 스레쉬 홀드 전압의 MISFET는, 데이터선을 형성하는 공정전에 불순물을 도입하여 구성되는 것을 특징으로 하는 특허청구의 범위 제 10 항 기재의 반도체 집적회로 장치.
- 상기 제 2 스레쉬 홀드 전압의 MISFET는, 데이터선을 형성하는 공정후에, 불순물을 도입하여 구성되는 것을 특징으로 하는 특허청구의 범위 제 10 항 기재의 반도체 집적회로 장치.
- 제 1 스레쉬 홀드 전압의 MISFET로 여러개의 메모리 셀을 구성하고, 상기 여러개의 메모리 셀에 있어서의 일부의 메모리 셀로서 그 메모리 셀로서, 그 메모리 셀을 구성하고 있는 MISFET의 찬넬 형성 영역에 게이트 전극을 통해서 불순물을 도입하고, 제 1 스레쉬 홀드 전압과 틀리는 제 2 스레쉬 홀드 전압의 MISFET로 되는 메모리 셀을 구성하는 정보 기억방식의 불휘발성 기억기능을 갖춘 마스크 ROM을 가진 반도체 집적회로 장치로서, 상기 제 1 스레쉬 홀드 전압의 MISFET에 있어서의 드레인을, 높은 불순물 농도의 드레인 영역과, 그 드레인 영역과 접촉하여 되며, 그 드레인 영역과, 찬넬 형성 영역과의 사이에 마련한 드레인 영역과 동일한 도전형이며, 또한 그것보다도 낮은 불순물 농도의 반도체 영역으로 구성하고, 상기 MISFET의 반도체 영역의 주면 위의 게이트 전극의 측부에 게이트 절연막 보다도 두꺼운 막의 두께의 절연막을 게이트 전극의 사이드 월구조로하여 구성하고, 상기 드레인이 알미늄 배선막으로 되는 데이터 선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 상기 MISFET에 있어서의 소오스는, 높은 불순물 농도의 소오스 영역과, 그 소오스 영역과 접촉하여 되며 이 소오스 영역과 찬넬 형성 영역과의 사이에 마련된 소오스 영역과 동일한 도전형이며, 또한 그것보다도 낮은 불순물 농도의 반도체 영역으로 구성하고, 상기 MISFET의 소오스가 알미늄 배선막으로 되는 소오스 선에 접속되어 있는 것을 특징으로 하는 특허청구의 범위 제 14 항 기재의 반도체 집적회로 장치.
- 상기 제 2 스레쉬홀드 전압의 MISFET는, 데이터선을 형성하는 공정전에 불순물을 도입하여 구성되어 있는 것을 특징으로 하는 특허청구의 범위 제 14 항 기재의 반도체 집적회로 장치.
- 상기 제 2 스레쉬 홀드 전압의 MISFET는 데이터선을 형성하는 공정후에, 불순물을 도입하여 구성되어 있는 것을 특징으로 하는 특허청구의 범위 제 14 항 기재의 반도체 집적회로 장치.
- 상기 절연막은, 게이트 전극을 덮은 산화실리콘 막을 형성한 후에, 그 산화 실리콘 막에 이방성 에칭을 실시하여 형성되는 것을 특징으로 하는 특허청구의 범위 제 14 항 기재의 반도체 집적회로 장치.
- 상기 절연막은, 제 1 스레쉬 홀드 전압의 MISFET의 소오스 영역 또는 드레인 영역을 형성하는 불순물 도입용 마스크로서 사용되는 것을 특징으로 하는 특허청구의 범위 제 14 항 기재의 반도체 집적회로 장치.
- MISFET로 메모리 셀을 구성하는 불휘발성 기억기능을 갖춘 반도체 집적회로 장치의 제조방법으로서, 높은 불순물 농도의 드레인 영역과, 그 드레인 영역과 찬넬 형성 영역과의 사이에 드레인 영역과 동일한 도전형이며, 또한 그것보다도 낮은 불순물 농도의 반도체 영역을 가진 제 1 스레쉬 홀드 전압의 MISFET로 되는 제 1 메모리 셀을 여러개 형성하는 공정과, 여러개의 제 1 메모리 셀의 일부의 메모리 셀 에 있어서의 MISFET의 게이트 전극을 통해서 찬넬형성 영역에 불순물을 도입하여 제 1 스레쉬 홀드 전압과 틀리는 제 2 스레쉬 홀드 전압의 MISFET로 되는 제 2메모리 셀을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 상기 불순물을 도입하는 공정은, 메모리 셀 위에 층간 절연막과 데이터 선을 형성한 후에 행하여지며, 게이트 전극과 층간 절연막을 통해서 불순물을 도입하는 것을 특징으로 하는 특허청구의 범위 제 20 항 기재의 반도체 집적회로 장치의 제조방법.
- 상기 불순물을 도입하는 공정은, 메모리 셀위에 층간 절연막과 데이터선을 형성하고, 게이트 전극위의 층간 절연막을 제거한 후에, 게이트 전극을 통해서 행하는 것을 특징으로 하는 특허청구의 범위 제 20 항기재의 반도체 집적회로 장치의 제조방법.
- 제 1 스레쉬 홀드 전압의 MISFET로 여러개의 메모리 셀을 구성하고, 상기 여러개의 메모리 셀에 있어서의 일부의 메모리 셀로서, 그 메모리 셀을 구성하고 있는 MISFET의 찬넬형성 영역에 게이트 전극을 통해서 불순물을 도입하고, 제 1 스레쉬 홀드 전압과 틀리는 제 2 스레쉬 홀드 전압의 MISFET로 되는 메모리셀을 구성하는 정보 기억방식의 불휘발성 기억 기능을 구비한 마스크 ROM 을 가진 반도체 집적회로 장치의 제조방법에 있어서,상기 제 1 스레쉬 홀드 전압의 MISFET를 LDD구조로 하는 공정, 즉, 제 1 스레쉬 홀드 전압의 MISFET에 있어서의 드레인을, 높은 불순물 농도의 드레인 영역과, 그 드레인 영역과 접촉하여되며, 이 드레인 영역과, 찬넬 형성 영역과의 사이에 마련한 드레인 영역과 동일한 도전형으로, 또한 그것보다도 낮은 불순물 농도의 반도체 영역으로 구성하는 공정과, 상기 드레인을 알미늄 배선막으로 되는 데이터선에 접속시키는 공정과,여러개의 제 1 스레쉬 홀드 전압의 메모리 셀의 일부의 메모리 셀에 있어서의 MISFET의 게이트 전극을 통해서 찬넬형성 영역에 불순물을 도입하고, 제 1 스레쉬 홀드 전압과 틀리는 제 2 스레쉬 홀드 전압의 MISFET로 되는 제 2 메모리 셀을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 상기 불순물을 도입하는 공정은, 메모리 셀 위에 층간 절연막과 데이터선을 형성한 후에 행하여 지고, 게이트 전극과 층간 절연막을 통해서 불순물을 도입하는 것을 특징으로 하는 특허청구의 범위 제 23 항 기재의 반도체 집적회로 장치의 제조방법.
- 상기 불순물을 도입하는 공정은, 메모리 셀 위에 층간 절연막과 데이터선을 형성하고, 게이트 전극위의 층간 절연막을 제거한 후에, 게이트 적극을 통해서 행하여 지는 것을 특징으로 하는 특허청구의 범위 제 23 항 기재의 반도체 집적회로 장치의 제조방법.
- 제 1 스레쉬 홀드 전압의 MISFET로 여러개의 메모리 셀을 구성하고, 상기 여러개의 메모리 셀에 있어서의 일부의 메모리 셀로서, 그 메모리 셀을 구성하고 있는 MISFET의 찬넬 형성 영역에 게이트 전극을 통해서 불순물을 도입하고, 제 1 스레쉬 홀드 전압과 틀리는 제 2 스레쉬 홀드 전압의 MISFET로 되는 메모리 셀을 구성하는 정보 기억방식의 불휘발성 기억기능을 구비한 마스크 ROM을 가진 반도체 집적회로 장치의 제조방법에 있어서,상기 MISFET의 반도체 영역의 주면위의 게이트 전극의 측부에 게이트 절연막보다도 두꺼운 막의 두께의 절연막을 게이트 전극의 사이드 월 구조로서 형성하는 공정과, 상기 제 1 스레쉬 홀드 전압의 MISFET를 LDD 구조로 하는 공정, 즉, 제 1 스레쉬 홀드 전압의 MISFET에 있어서의 드레인을, 높은 불순물 농도의 드레인 영역과, 그 드레인 영역과 접촉하여 되며, 이 드레인 영역과 찬넬 형성 영역과의 사이에 마련한 드레인 영역과 동일한 도전형으로, 또한 그것보다도 낮은 불순물 농도의 반도체 영역으로 구성하는 공정과, 상기 드레인을 알미늄 배선막으로 되는 데이터선에 접속시키는 공정과,여러개의 제 1 스레쉬 홀드 전압의 메모리 셀의 일부의 메모리 셀에 있어서 MISFET의 게이트 전극을 통해서 찬넬 형성 영역에 불순물을 도입하고, 제 1 스레쉬 홀드 전압과 틀리는 제 2 스레쉬 홀드 전압의 MISFET로 되는 제 2 메모리 셀을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
- 특허청구의 범위 제 26 항에 있어서, 상기 MISFET의 드레인에 있어서의 상기 드레인영역은 게이트 전극과 게이트 전극의 측벽부의 절연막에 자기 정합적으로 형성된다.
- 상기 절연막은 게이트 전극을 덮는 산화 실리콘막을 형성한 후에, 이 산화 실리콘막에 이방성 에칭을 실시하여 형성되는 것을 특징으로 하는 특허청구의 범위 제 26 항 기재의 반도체 집적회로 장치의 제조방법.
- 상기 절연막은 제 1 스레쉬 홀드 전압의 MISFET의 소오스 영역 또는 드레인 영역을 형성하는 불순물 도입용 마스크로서 사용되는 것을 특징으로 하는 특허청구의 범위 제 26 항 기재의 반도체 집적회로 장치의 적조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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