JPH0513434A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0513434A JPH0513434A JP3166820A JP16682091A JPH0513434A JP H0513434 A JPH0513434 A JP H0513434A JP 3166820 A JP3166820 A JP 3166820A JP 16682091 A JP16682091 A JP 16682091A JP H0513434 A JPH0513434 A JP H0513434A
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Landscapes
- Electrodes Of Semiconductors (AREA)
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- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 層間絶縁膜１０９の厚さが異なる箇所にコン
タクト孔１１１を同時形成する場合に、各コンタクト孔
を適正に形成でき、したがって半導体基板１０１に与え
るダメージを減少してリーク電流を抑制できるととも
に、ゲート電極１０４と配線層１１４との短絡を防止で
きる半導体装置の製造方法を提供する。 【構成】 上面が酸化膜１０５で覆われたゲート電極１
０４上に、第１の層間絶縁膜１０７,エッチングストッ
パー膜１０８,第２の層間絶縁膜１０９を設ける。エッ
チングストッパー膜１０８は、第１,第２の層間絶縁膜
に対して選択的にエッチング可能な材料からなる。第１
のコンタクト孔１１１を第２の層間絶縁膜１０９に形成
した後、第１,第２の層間絶縁膜１０７,１０９に対して
選択的にエッチングストッパー膜１０８を除去し、続い
て半導体基板１０１表面が露出するまで第１の層間絶縁
膜を異方性エッチングする。
タクト孔１１１を同時形成する場合に、各コンタクト孔
を適正に形成でき、したがって半導体基板１０１に与え
るダメージを減少してリーク電流を抑制できるととも
に、ゲート電極１０４と配線層１１４との短絡を防止で
きる半導体装置の製造方法を提供する。 【構成】 上面が酸化膜１０５で覆われたゲート電極１
０４上に、第１の層間絶縁膜１０７,エッチングストッ
パー膜１０８,第２の層間絶縁膜１０９を設ける。エッ
チングストッパー膜１０８は、第１,第２の層間絶縁膜
に対して選択的にエッチング可能な材料からなる。第１
のコンタクト孔１１１を第２の層間絶縁膜１０９に形成
した後、第１,第２の層間絶縁膜１０７,１０９に対して
選択的にエッチングストッパー膜１０８を除去し、続い
て半導体基板１０１表面が露出するまで第１の層間絶縁
膜を異方性エッチングする。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、より詳しくは、半導体基板と配線層とを接続
するためのコンタクト孔の形成方法に関する。
法に関し、より詳しくは、半導体基板と配線層とを接続
するためのコンタクト孔の形成方法に関する。
【０００２】
【従来の技術】従来、半導体装置を製造する場合、例え
ば図６(a)に示すように、まず半導体基板４０１上にフ
ィールド酸化膜４０２、ゲート酸化膜４０３、ゲート電
極(ワード線)４０４、ソースドレイン領域４０５、層間
絶縁膜４０６を形成する。次に、図６(b)に示すよう
に、フォトリソグラフィおよびエッチングを行って、層
間絶縁膜４０６表面から半導体基板４０１表面に至るコ
ンタクト孔４０７を形成する。そして、この上に、ソー
スドレイン領域４０５につながる図示しない配線層を形
成する。上記層間絶縁膜４０６の厚さが異なる箇所にコ
ンタクト孔を同時に形成する場合は、エッチング時間を
最も深いコンタクト孔が仕上がる時間に合わせることに
よって、すべてのコンタクト孔が開口するようにしてい
る。
ば図６(a)に示すように、まず半導体基板４０１上にフ
ィールド酸化膜４０２、ゲート酸化膜４０３、ゲート電
極(ワード線)４０４、ソースドレイン領域４０５、層間
絶縁膜４０６を形成する。次に、図６(b)に示すよう
に、フォトリソグラフィおよびエッチングを行って、層
間絶縁膜４０６表面から半導体基板４０１表面に至るコ
ンタクト孔４０７を形成する。そして、この上に、ソー
スドレイン領域４０５につながる図示しない配線層を形
成する。上記層間絶縁膜４０６の厚さが異なる箇所にコ
ンタクト孔を同時に形成する場合は、エッチング時間を
最も深いコンタクト孔が仕上がる時間に合わせることに
よって、すべてのコンタクト孔が開口するようにしてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法では、エッチング時間を最も深いコンタク
ト孔が開口する時間に合わせているため、浅いコンタク
ト孔に対してオーバーエッチングとなる。このため、半
導体基板にダメージを与えることとなり、リーク電流が
増加するという問題がある。また、コンタクト孔４０７
の近傍でゲート電極４０４と配線層とが短絡するという
問題がある。このことは、高集積化、微細化が進んで、
ゲート電極４０４とコンタクト孔４０７との間で設計上
の分離マージンが少なくなるにつれて顕著になってい
る。
来の製造方法では、エッチング時間を最も深いコンタク
ト孔が開口する時間に合わせているため、浅いコンタク
ト孔に対してオーバーエッチングとなる。このため、半
導体基板にダメージを与えることとなり、リーク電流が
増加するという問題がある。また、コンタクト孔４０７
の近傍でゲート電極４０４と配線層とが短絡するという
問題がある。このことは、高集積化、微細化が進んで、
ゲート電極４０４とコンタクト孔４０７との間で設計上
の分離マージンが少なくなるにつれて顕著になってい
る。
【０００４】そこで、この発明の目的は、層間絶縁膜の
厚さが異なる箇所にコンタクト孔を同時形成する場合
に、各コンタクト孔を適正に形成でき、したがって半導
体基板に与えるダメージを減少してリーク電流を抑制で
きるとともに、ゲート電極と配線層との短絡を防止でき
る半導体装置の製造方法を提供することにある。
厚さが異なる箇所にコンタクト孔を同時形成する場合
に、各コンタクト孔を適正に形成でき、したがって半導
体基板に与えるダメージを減少してリーク電流を抑制で
きるとともに、ゲート電極と配線層との短絡を防止でき
る半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明の半導体装置の製造方法は、半導体基板上
に、上面が絶縁膜で覆われたゲート電極を形成する工程
と、上記基板上に、均一な厚さで第１の層間絶縁膜を堆
積する工程と、上記第１の層間絶縁膜上に、この第１の
層間絶縁膜に対して選択的にエッチング可能な材料から
なるエッチングストッパー膜を堆積する工程と、上記エ
ッチングストッパー膜上に、このエッチングストッパー
膜に対して選択的にエッチング可能な材料からなる第２
の層間絶縁膜を堆積する工程と、上記基板上にレジスト
を塗布し、フォトリソグラフィを行って、上記レジスト
の所定箇所に開口を設ける工程と、上記開口を通して、
上記エッチングストッパー膜に対して選択的に上記第２
の層間絶縁膜を異方性エッチングして、上記第２の層間
絶縁膜表面から上記エッチングストッパー膜表面に至る
第１のコンタクト孔を形成する工程と、上記エッチング
ストッパー膜のうち上記コンタクト孔の底部に露出した
部分を、上記第１,第２の層間絶縁膜に対して選択的に
エッチングして除去する工程と、上記第１の層間絶縁膜
のうち上記第１のコンタクト孔の底部に露出した部分を
異方性エッチングして、上記第１の層間絶縁膜表面から
上記基板表面に至る第２のコンタクト孔を形成するとと
もに、上記ゲート電極の側面に上記第１の層間絶縁膜を
残す工程を有することを特徴としている。
に、この発明の半導体装置の製造方法は、半導体基板上
に、上面が絶縁膜で覆われたゲート電極を形成する工程
と、上記基板上に、均一な厚さで第１の層間絶縁膜を堆
積する工程と、上記第１の層間絶縁膜上に、この第１の
層間絶縁膜に対して選択的にエッチング可能な材料から
なるエッチングストッパー膜を堆積する工程と、上記エ
ッチングストッパー膜上に、このエッチングストッパー
膜に対して選択的にエッチング可能な材料からなる第２
の層間絶縁膜を堆積する工程と、上記基板上にレジスト
を塗布し、フォトリソグラフィを行って、上記レジスト
の所定箇所に開口を設ける工程と、上記開口を通して、
上記エッチングストッパー膜に対して選択的に上記第２
の層間絶縁膜を異方性エッチングして、上記第２の層間
絶縁膜表面から上記エッチングストッパー膜表面に至る
第１のコンタクト孔を形成する工程と、上記エッチング
ストッパー膜のうち上記コンタクト孔の底部に露出した
部分を、上記第１,第２の層間絶縁膜に対して選択的に
エッチングして除去する工程と、上記第１の層間絶縁膜
のうち上記第１のコンタクト孔の底部に露出した部分を
異方性エッチングして、上記第１の層間絶縁膜表面から
上記基板表面に至る第２のコンタクト孔を形成するとと
もに、上記ゲート電極の側面に上記第１の層間絶縁膜を
残す工程を有することを特徴としている。
【０００６】
【実施例】以下、この発明の半導体装置の製造方法を実
施例により詳細に説明する。
施例により詳細に説明する。
【０００７】図１乃至図３は、第一の実施例の半導体装
置の製造工程を順に示している。
置の製造工程を順に示している。
【０００８】まず、図１(a)に示すように、公知の手
順によって、半導体基板１０１上にフィールド酸化膜１
０２と、ゲート酸化膜１０３と、上面がシリコン酸化膜
１０５で覆われたゲート電極１０４と、ソースドレイン
領域１０６とを形成する。
順によって、半導体基板１０１上にフィールド酸化膜１
０２と、ゲート酸化膜１０３と、上面がシリコン酸化膜
１０５で覆われたゲート電極１０４と、ソースドレイン
領域１０６とを形成する。
【０００９】次に、同図(b)に示すように、化学的気
相成長法(ＣＶＤ法)により、第１の層間絶縁膜としての
シリコン酸化膜１０７と、エッチングストッパー膜とし
ての窒化シリコン膜１０８とをそれぞれ１００nm程度の
均一な厚さで順次堆積する。さらに、この上に第２の層
間絶縁膜としてのＢＰＳＧ(ボロン・リン・シリケート
・ガラス)膜１０９を７００nm程度の厚さで堆積する。
この後、窒素ガス雰囲気中でアニールを行って、上記Ｂ
ＰＳＧ膜１０９をリフローし、表面の平坦化を行う。
相成長法(ＣＶＤ法)により、第１の層間絶縁膜としての
シリコン酸化膜１０７と、エッチングストッパー膜とし
ての窒化シリコン膜１０８とをそれぞれ１００nm程度の
均一な厚さで順次堆積する。さらに、この上に第２の層
間絶縁膜としてのＢＰＳＧ(ボロン・リン・シリケート
・ガラス)膜１０９を７００nm程度の厚さで堆積する。
この後、窒素ガス雰囲気中でアニールを行って、上記Ｂ
ＰＳＧ膜１０９をリフローし、表面の平坦化を行う。
【００１０】次に、この基板１０１上にフォトレジス
ト１１０を塗布し、フォトリソグラフィを行って、ゲー
ト電極１０４の間のソースドレイン領域１０６上に直径
０．５μm程度の開口１１０aを設ける。
ト１１０を塗布し、フォトリソグラフィを行って、ゲー
ト電極１０４の間のソースドレイン領域１０６上に直径
０．５μm程度の開口１１０aを設ける。
【００１１】次に、図２(c)に示すように、上記フォ
トレジスト１１０をマスクとして、窒化シリコン膜１０
８に対して選択的に上記ＢＰＳＧ膜１０９を異方性エッ
チングして、ＢＰＳＧ膜１０９表面から窒化シリコン膜
１０８表面に至る第１のコンタクト孔１１１を形成す
る。窒化シリコン膜１０８をエッチングストッパー膜と
しているので、たとえＢＰＳＧ膜１０９の厚さが異なる
箇所に同時にコンタクト孔１１１を形成する場合であっ
ても、窒化シリコン膜１０８でエッチングを停止させる
ことができ、半導体基板１０１の表面にオーバーエッチ
ングによるダメージを与えるのを防止できる。したがっ
て、リーク電流を抑制することができる。
トレジスト１１０をマスクとして、窒化シリコン膜１０
８に対して選択的に上記ＢＰＳＧ膜１０９を異方性エッ
チングして、ＢＰＳＧ膜１０９表面から窒化シリコン膜
１０８表面に至る第１のコンタクト孔１１１を形成す
る。窒化シリコン膜１０８をエッチングストッパー膜と
しているので、たとえＢＰＳＧ膜１０９の厚さが異なる
箇所に同時にコンタクト孔１１１を形成する場合であっ
ても、窒化シリコン膜１０８でエッチングを停止させる
ことができ、半導体基板１０１の表面にオーバーエッチ
ングによるダメージを与えるのを防止できる。したがっ
て、リーク電流を抑制することができる。
【００１２】次に、同図(d)に示すように、フォトレ
ジスト１１０を剥離した後、上記窒化シリコン膜１０８
のうちコンタクト孔１１１の底部に露出した部分をＢＰ
ＳＧ膜１０９,シリコン酸化膜１０７に対して選択的に
エッチングして除去する。この例では、燐酸を用いてエ
ッチングを行った。
ジスト１１０を剥離した後、上記窒化シリコン膜１０８
のうちコンタクト孔１１１の底部に露出した部分をＢＰ
ＳＧ膜１０９,シリコン酸化膜１０７に対して選択的に
エッチングして除去する。この例では、燐酸を用いてエ
ッチングを行った。
【００１３】次に、上記第１のコンタクト孔１１１底
部のシリコン酸化膜１０７を異方性エッチングして、ゲ
ート電極１０４に対して自己整合的に分離され、かつ上
記シリコン酸化膜１０７表面からソースドレイン領域１
０６表面に至るコンタクト孔１１２を形成する。このと
き、全面エッチバックのためＢＰＳＧ膜１０９表面もエ
ッチングされるが、シリコン酸化膜１０７の膜厚が１０
０nmであるのに対し、ＢＰＳＧ膜１０９の膜厚が７００
nmであるため問題ない。また、シリコン酸化膜１０７を
均一な厚さとしているので、オーバーエッチングの問題
を生じることはなく、したがって、基板１０１にダメー
ジを与えることもない。また、異方性エッチングを行っ
ているので、ゲート電極１０４の側面にシリコン酸化膜
１０７が残される。ゲート電極１０４の上面では、シリ
コン酸化膜１０５が少しエッチングされるが、完全には
除去されず、一部残される。したがって、たとえゲート
電極１０４とコンタクト孔１１１,１１２との間に設計
上の分離マージンが全く無い場合であっても、ゲート電
極１０４がコンタクト孔１１１,１１２の内面に露出す
ることは無い。
部のシリコン酸化膜１０７を異方性エッチングして、ゲ
ート電極１０４に対して自己整合的に分離され、かつ上
記シリコン酸化膜１０７表面からソースドレイン領域１
０６表面に至るコンタクト孔１１２を形成する。このと
き、全面エッチバックのためＢＰＳＧ膜１０９表面もエ
ッチングされるが、シリコン酸化膜１０７の膜厚が１０
０nmであるのに対し、ＢＰＳＧ膜１０９の膜厚が７００
nmであるため問題ない。また、シリコン酸化膜１０７を
均一な厚さとしているので、オーバーエッチングの問題
を生じることはなく、したがって、基板１０１にダメー
ジを与えることもない。また、異方性エッチングを行っ
ているので、ゲート電極１０４の側面にシリコン酸化膜
１０７が残される。ゲート電極１０４の上面では、シリ
コン酸化膜１０５が少しエッチングされるが、完全には
除去されず、一部残される。したがって、たとえゲート
電極１０４とコンタクト孔１１１,１１２との間に設計
上の分離マージンが全く無い場合であっても、ゲート電
極１０４がコンタクト孔１１１,１１２の内面に露出す
ることは無い。
【００１４】最後に、図３(e)に示すように、公知の
手順によって、上記コンタクト孔１１１,１１２にタン
グステンプラグ１１３を埋め込んだ後、このタングステ
ンプラグ１１３にアルミ配線１１４を接続して、ＤＲＡ
Ｍの作製を完了する。ゲート電極１０４をシリコン酸化
膜１０５,１０７でもって完全に覆っているので、ゲー
ト電極１０４とタングステンプラグ１１３,アルミ配線
１１４とが短絡するのを防止することができる。
手順によって、上記コンタクト孔１１１,１１２にタン
グステンプラグ１１３を埋め込んだ後、このタングステ
ンプラグ１１３にアルミ配線１１４を接続して、ＤＲＡ
Ｍの作製を完了する。ゲート電極１０４をシリコン酸化
膜１０５,１０７でもって完全に覆っているので、ゲー
ト電極１０４とタングステンプラグ１１３,アルミ配線
１１４とが短絡するのを防止することができる。
【００１５】図４(a),(b)は、第二の実施例の半導体装
置の製造工程を順に示している。この例では、エッチン
グストッパー膜として上記窒化シリコン膜１０８に代え
て多結晶シリコン膜２０８を用いている。
置の製造工程を順に示している。この例では、エッチン
グストッパー膜として上記窒化シリコン膜１０８に代え
て多結晶シリコン膜２０８を用いている。
【００１６】まず、図４(a)に示すように、第一の実
施例と同様に、半導体基板２０１上に、フィールド酸化
膜２０２と、ゲート酸化膜２０３と、上面がシリコン酸
化膜２０５で覆われたゲート電極２０４と、ソースドレ
イン領域２０６とを形成する。
施例と同様に、半導体基板２０１上に、フィールド酸化
膜２０２と、ゲート酸化膜２０３と、上面がシリコン酸
化膜２０５で覆われたゲート電極２０４と、ソースドレ
イン領域２０６とを形成する。
【００１７】次に、化学的気相成長法(ＣＶＤ法)によ
り、第１の層間絶縁膜としてのシリコン酸化膜２０７
と、エッチングストッパー膜としての多結晶シリコン膜
２０８をそれぞれ１００nm程度の均一な厚さで順次堆積
し、さらに、この上に第２の層間絶縁膜としてのＢＰＳ
Ｇ膜２０９を６００nm程度の厚さで堆積する。この後、
窒素ガス雰囲気中でアニールを行って、ＢＰＳＧ膜２０
９をリフローし、表面の平坦化を行う。
り、第１の層間絶縁膜としてのシリコン酸化膜２０７
と、エッチングストッパー膜としての多結晶シリコン膜
２０８をそれぞれ１００nm程度の均一な厚さで順次堆積
し、さらに、この上に第２の層間絶縁膜としてのＢＰＳ
Ｇ膜２０９を６００nm程度の厚さで堆積する。この後、
窒素ガス雰囲気中でアニールを行って、ＢＰＳＧ膜２０
９をリフローし、表面の平坦化を行う。
【００１８】次に、この基板２０１上にフォトレジス
トを塗布し、フォトリソグラフィを行って、ゲート電極
２０４の間のソースドレイン領域１０６上に直径０．５
μm程度の図示しないレジスト開口を設ける。
トを塗布し、フォトリソグラフィを行って、ゲート電極
２０４の間のソースドレイン領域１０６上に直径０．５
μm程度の図示しないレジスト開口を設ける。
【００１９】次に、上記レジスト開口を通して、多結
晶シリコン膜２０８に対して選択的に上記ＢＰＳＧ膜２
０９を異方性エッチングして、ＢＰＳＧ膜２０９表面か
ら多結晶シリコン膜２０８表面に至る第１のコンタクト
孔２１０aを形成する。多結晶シリコン膜２０８をエッ
チングストッパー膜としているので、たとえＢＰＳＧ膜
２０９の厚さが異なる箇所に同時にコンタクト孔２１０
aを形成する場合であっても、多結晶シリコン膜２０８
でエッチングを停止させることができ、半導体基板２０
１の表面にオーバーエッチングによるダメージを与える
のを防止できる。したがって、リーク電流を抑制するこ
とができる。
晶シリコン膜２０８に対して選択的に上記ＢＰＳＧ膜２
０９を異方性エッチングして、ＢＰＳＧ膜２０９表面か
ら多結晶シリコン膜２０８表面に至る第１のコンタクト
孔２１０aを形成する。多結晶シリコン膜２０８をエッ
チングストッパー膜としているので、たとえＢＰＳＧ膜
２０９の厚さが異なる箇所に同時にコンタクト孔２１０
aを形成する場合であっても、多結晶シリコン膜２０８
でエッチングを停止させることができ、半導体基板２０
１の表面にオーバーエッチングによるダメージを与える
のを防止できる。したがって、リーク電流を抑制するこ
とができる。
【００２０】次に、上記多結晶シリコン膜２０８のう
ちコンタクト孔２１０aの底部に露出した部分をＢＰＳ
Ｇ膜２０９,シリコン酸化膜２０７に対して選択的にエ
ッチングして除去する。
ちコンタクト孔２１０aの底部に露出した部分をＢＰＳ
Ｇ膜２０９,シリコン酸化膜２０７に対して選択的にエ
ッチングして除去する。
【００２１】次に、シリコン酸化膜２０７のうち上記
第１のコンタクト孔２１０aの底部に露出した部分を異
方性エッチングして、自己整合的に、上記シリコン酸化
膜２０７表面からソースドレイン領域２０６表面に至る
コンタクト孔２１０bを形成する。このとき、シリコン
酸化膜２０７を均一な厚さとしているので、オーバーエ
ッチングの問題を生じることはなく、したがって基板２
０１にダメージを与えることもない。また、異方性エッ
チングを行っているので、ゲート電極２０４の側面にシ
リコン酸化膜２０７が残される。ゲート電極２０４の上
面では、シリコン酸化膜２０５が少しエッチングされる
が、完全には除去されず、一部残される。したがって、
たとえゲート電極２０４とコンタクト孔２１０a,２１０
bとの間に設計上の分離マージンが全く無い場合であっ
ても、ゲート電極２０４がコンタクト孔２１０a,２１０
bの内面に露出することは無い。この後、上記フォトレ
ジストを剥離して除去する。
第１のコンタクト孔２１０aの底部に露出した部分を異
方性エッチングして、自己整合的に、上記シリコン酸化
膜２０７表面からソースドレイン領域２０６表面に至る
コンタクト孔２１０bを形成する。このとき、シリコン
酸化膜２０７を均一な厚さとしているので、オーバーエ
ッチングの問題を生じることはなく、したがって基板２
０１にダメージを与えることもない。また、異方性エッ
チングを行っているので、ゲート電極２０４の側面にシ
リコン酸化膜２０７が残される。ゲート電極２０４の上
面では、シリコン酸化膜２０５が少しエッチングされる
が、完全には除去されず、一部残される。したがって、
たとえゲート電極２０４とコンタクト孔２１０a,２１０
bとの間に設計上の分離マージンが全く無い場合であっ
ても、ゲート電極２０４がコンタクト孔２１０a,２１０
bの内面に露出することは無い。この後、上記フォトレ
ジストを剥離して除去する。
【００２２】次に、この基板２０１上にＣＶＤ法によ
り３０nm程度の薄いシリコン酸化膜２１１を堆積して、
コンタクト孔２１０aの内壁に露出している多結晶シリ
コン膜２０８の端部を覆う。この後、エッチバックを行
って、コンタクト孔２１０bの底部にソースドレイン領
域２０６を露出させる一方、コンタクト孔２１０a,２１
０bの内壁に上記シリコン酸化膜２１１を残す。
り３０nm程度の薄いシリコン酸化膜２１１を堆積して、
コンタクト孔２１０aの内壁に露出している多結晶シリ
コン膜２０８の端部を覆う。この後、エッチバックを行
って、コンタクト孔２１０bの底部にソースドレイン領
域２０６を露出させる一方、コンタクト孔２１０a,２１
０bの内壁に上記シリコン酸化膜２１１を残す。
【００２３】最後に、図４(b)に示すように、公知の
手順によって、上記コンタクト孔２１０a,２１０bにタ
ングステンプラグ２１２を埋め込んだ後、このタングス
テンプラグ２１２にアルミ配線２１３を接続して、半導
体装置の作製を完了する。ゲート電極２０４をシリコン
酸化膜２０５,２０７,２１１でもって完全に覆っている
ので、ゲート電極２０４とタングステンプラグ２１２,
アルミ配線２１３とが短絡するのを防止することができ
る。また、多結晶シリコン膜２０８をシリコン酸化膜２
１１で覆っているので、この多結晶シリコン膜２０８と
タングステンプラグ２１２,アルミ配線２１３とが短絡
するのを防止することができる。
手順によって、上記コンタクト孔２１０a,２１０bにタ
ングステンプラグ２１２を埋め込んだ後、このタングス
テンプラグ２１２にアルミ配線２１３を接続して、半導
体装置の作製を完了する。ゲート電極２０４をシリコン
酸化膜２０５,２０７,２１１でもって完全に覆っている
ので、ゲート電極２０４とタングステンプラグ２１２,
アルミ配線２１３とが短絡するのを防止することができ
る。また、多結晶シリコン膜２０８をシリコン酸化膜２
１１で覆っているので、この多結晶シリコン膜２０８と
タングステンプラグ２１２,アルミ配線２１３とが短絡
するのを防止することができる。
【００２４】図５は、上記第二の実施例の製造方法を適
用して作製したＤＲＡＭを示している。この場合、メモ
リセル部でシリコン酸化膜３０５,層間絶縁膜３１０に
コンタクト孔３２０を形成し、周辺回路部でシリコン酸
化膜３０５および層間絶縁膜３１０,３１３にコンタク
ト孔３２１を形成している。そして、エッチングストッ
パー膜の役割を容量プレート電極(多結晶シリコン膜か
らなる)３０９に持たせている。ここで、３０１は半導
体基板、３０２はフィールド酸化膜、３０３はゲート酸
化膜、３０４はゲート電極、３０６はソースドレイン領
域、３０７は容量蓄積電荷領域、３０８は容量絶縁膜、
３１１は多結晶シリコンプラグ、３１２はタングステン
シリサイド配線(ビット線)、３１４はタングステンプラ
グ、３１５はアルミ配線をそれぞれ示している。このＤ
ＲＡＭ半導体装置では、ゲート電極３０４の距離０．４
μmの隙間に直径０．４μmのコンタクト孔３２０,３２
１を設けている。ゲート電極３０４とコンタクト孔３２
０,３２１との間に設計上の分離マージンは無いが、既
に述べたように、ゲート電極３０４と上部配線３１２,
３１５とが短絡することはない。
用して作製したＤＲＡＭを示している。この場合、メモ
リセル部でシリコン酸化膜３０５,層間絶縁膜３１０に
コンタクト孔３２０を形成し、周辺回路部でシリコン酸
化膜３０５および層間絶縁膜３１０,３１３にコンタク
ト孔３２１を形成している。そして、エッチングストッ
パー膜の役割を容量プレート電極(多結晶シリコン膜か
らなる)３０９に持たせている。ここで、３０１は半導
体基板、３０２はフィールド酸化膜、３０３はゲート酸
化膜、３０４はゲート電極、３０６はソースドレイン領
域、３０７は容量蓄積電荷領域、３０８は容量絶縁膜、
３１１は多結晶シリコンプラグ、３１２はタングステン
シリサイド配線(ビット線)、３１４はタングステンプラ
グ、３１５はアルミ配線をそれぞれ示している。このＤ
ＲＡＭ半導体装置では、ゲート電極３０４の距離０．４
μmの隙間に直径０．４μmのコンタクト孔３２０,３２
１を設けている。ゲート電極３０４とコンタクト孔３２
０,３２１との間に設計上の分離マージンは無いが、既
に述べたように、ゲート電極３０４と上部配線３１２,
３１５とが短絡することはない。
【００２５】
【発明の効果】以上より明らかなように、この発明の半
導体装置の製造方法は、半導体基板上に、上面が絶縁膜
で覆われたゲート電極を形成する工程と、上記基板上
に、均一な厚さで第１の層間絶縁膜を堆積する工程と、
上記第１の層間絶縁膜上に、この第１の層間絶縁膜に対
して選択的にエッチング可能な材料からなるエッチング
ストッパー膜を堆積する工程と、上記エッチングストッ
パー膜上に、このエッチングストッパー膜に対して選択
的にエッチング可能な材料からなる第２の層間絶縁膜を
堆積する工程と、上記基板上にレジストを塗布し、フォ
トリソグラフィを行って、上記レジストの上記ゲート電
極近傍の所定箇所に開口を設ける工程と、上記開口を通
して、上記エッチングストッパー膜に対して選択的に上
記第２の層間絶縁膜を異方性エッチングして、上記第２
の層間絶縁膜表面から上記エッチングストッパー膜表面
に至る第１のコンタクト孔を形成する工程と、上記エッ
チングストッパー膜のうち上記コンタクト孔の底部に露
出した部分を、上記第１,第２の層間絶縁膜に対して選
択的にエッチングして除去する工程と、上記第１の層間
絶縁膜のうち上記第１のコンタクト孔の底部に露出した
部分を異方性エッチングして、上記第１の層間絶縁膜表
面から上記基板表面に至る第２のコンタクト孔を形成す
るとともに、上記ゲート電極の側面に上記第１の層間絶
縁膜を残す工程を有しているので、層間絶縁膜の厚さが
異なる箇所にコンタクト孔を同時形成する場合に、各コ
ンタクト孔を適正に形成できる。したがって、半導体基
板に与えるダメージを減少してリーク電流を抑制できる
とともに、ゲート電極と配線層との短絡を防止できる。
導体装置の製造方法は、半導体基板上に、上面が絶縁膜
で覆われたゲート電極を形成する工程と、上記基板上
に、均一な厚さで第１の層間絶縁膜を堆積する工程と、
上記第１の層間絶縁膜上に、この第１の層間絶縁膜に対
して選択的にエッチング可能な材料からなるエッチング
ストッパー膜を堆積する工程と、上記エッチングストッ
パー膜上に、このエッチングストッパー膜に対して選択
的にエッチング可能な材料からなる第２の層間絶縁膜を
堆積する工程と、上記基板上にレジストを塗布し、フォ
トリソグラフィを行って、上記レジストの上記ゲート電
極近傍の所定箇所に開口を設ける工程と、上記開口を通
して、上記エッチングストッパー膜に対して選択的に上
記第２の層間絶縁膜を異方性エッチングして、上記第２
の層間絶縁膜表面から上記エッチングストッパー膜表面
に至る第１のコンタクト孔を形成する工程と、上記エッ
チングストッパー膜のうち上記コンタクト孔の底部に露
出した部分を、上記第１,第２の層間絶縁膜に対して選
択的にエッチングして除去する工程と、上記第１の層間
絶縁膜のうち上記第１のコンタクト孔の底部に露出した
部分を異方性エッチングして、上記第１の層間絶縁膜表
面から上記基板表面に至る第２のコンタクト孔を形成す
るとともに、上記ゲート電極の側面に上記第１の層間絶
縁膜を残す工程を有しているので、層間絶縁膜の厚さが
異なる箇所にコンタクト孔を同時形成する場合に、各コ
ンタクト孔を適正に形成できる。したがって、半導体基
板に与えるダメージを減少してリーク電流を抑制できる
とともに、ゲート電極と配線層との短絡を防止できる。
【図１】 この発明の第一の実施例の半導体装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図２】 この発明の第一の実施例の半導体装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図３】 この発明の第一の実施例の半導体装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図４】 この発明の第二の実施例の半導体装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図５】 上記第二の実施例の製造方法を適用して作製
した半導体装置を示す断面図である。
した半導体装置を示す断面図である。
【図６】 従来の半導体装置の製造方法を説明する工程
図である。
図である。
１０１、２０１、３０１ 半導体基板 １０２、２０２、３０２ フィールド酸化膜 １０３、２０３、３０３ ゲート酸化膜 １０４、２０４、３０４ ゲート電極 １０５、１０７、２０５、２０７、２１１、 ３０５、３１６ シリコン酸化膜 １０６、２０６、３０６ ソースドレイン領域 １０８ 窒化シリコン膜 １０９、２０９ ＢＰＳＧ膜 １１０ フォトレジスト １１０a レジスト開口 １１１、１１２、２１０a、２１０b、３２０、３２１
コンタクト孔 １１３、２１２、３１４ タングステンプラグ １１４、２１３、３１５ アルミ配線 ２０８ 多結晶シリコン膜 ３０７ 容量蓄積電荷領域 ３０８ 容量絶縁膜 ３０９ 容量プレート電極 ３１０、３１３ 層間絶縁膜 ３１１ 多結晶シリコンプラグ ３１２ タングステンシリサイド配線
コンタクト孔 １１３、２１２、３１４ タングステンプラグ １１４、２１３、３１５ アルミ配線 ２０８ 多結晶シリコン膜 ３０７ 容量蓄積電荷領域 ３０８ 容量絶縁膜 ３０９ 容量プレート電極 ３１０、３１３ 層間絶縁膜 ３１１ 多結晶シリコンプラグ ３１２ タングステンシリサイド配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 21/90 Ｃ 7353−4Ｍ 27/108 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｃ
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板上に、上面が絶縁膜で覆われ
たゲート電極を形成する工程と、 上記基板上に、均一な厚さで第１の層間絶縁膜を堆積す
る工程と、 上記第１の層間絶縁膜上に、この第１の層間絶縁膜に対
して選択的にエッチング可能な材料からなるエッチング
ストッパー膜を堆積する工程と、 上記エッチングストッパー膜上に、このエッチングスト
ッパー膜に対して選択的にエッチング可能な材料からな
る第２の層間絶縁膜を堆積する工程と、 上記基板上にレジストを塗布し、フォトリソグラフィを
行って、上記レジストの所定箇所に開口を設ける工程
と、 上記開口を通して、上記エッチングストッパー膜に対し
て選択的に上記第２の層間絶縁膜を異方性エッチングし
て、上記第２の層間絶縁膜表面から上記エッチングスト
ッパー膜表面に至る第１のコンタクト孔を形成する工程
と、 上記エッチングストッパー膜のうち上記コンタクト孔の
底部に露出した部分を、上記第１,第２の層間絶縁膜に
対して選択的にエッチングして除去する工程と、 上記第１の層間絶縁膜のうち上記第１のコンタクト孔の
底部に露出した部分を異方性エッチングして、上記第１
の層間絶縁膜表面から上記基板表面に至る第２のコンタ
クト孔を形成するとともに、上記ゲート電極の側面に上
記第１の層間絶縁膜を残す工程を有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166820A JP2905314B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166820A JP2905314B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513434A true JPH0513434A (ja) | 1993-01-22 |
| JP2905314B2 JP2905314B2 (ja) | 1999-06-14 |
Family
ID=15838274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3166820A Expired - Lifetime JP2905314B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2905314B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846050A (ja) * | 1994-08-01 | 1996-02-16 | Nec Corp | 半導体記憶装置およびその製造方法 |
| US5920124A (en) * | 1997-01-22 | 1999-07-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having misalignment resistive interconnect layers |
| US6083816A (en) * | 1997-11-28 | 2000-07-04 | Oki Electric Industry Co. Ltd. | Semiconductor device and method of manufacturing the same |
| KR100287178B1 (ko) * | 1998-08-27 | 2001-04-16 | 윤종용 | 반도체소자의콘택홀형성방법 |
| US6277734B1 (en) | 1998-08-28 | 2001-08-21 | Fujitsu Limited | Semiconductor device fabrication method |
| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6504234B2 (en) | 2000-02-04 | 2003-01-07 | Nec Corporation | Semiconductor device with interlayer film comprising a diffusion prevention layer to keep metal impurities from invading the underlying semiconductor substrate |
| JP2004282069A (ja) * | 2003-03-12 | 2004-10-07 | Samsung Electronics Co Ltd | フォトン吸収膜を有する半導体素子及びその製造方法 |
| USRE39895E1 (en) | 1994-06-13 | 2007-10-23 | Renesas Technology Corp. | Semiconductor integrated circuit arrangement fabrication method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168640A (ja) * | 1983-03-15 | 1984-09-22 | Nec Corp | 半導体装置の製造方法 |
| JPH0230124A (ja) * | 1988-07-20 | 1990-01-31 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0321030A (ja) * | 1989-06-19 | 1991-01-29 | Matsushita Electron Corp | 半導体装置の製造方法 |
-
1991
- 1991-07-08 JP JP3166820A patent/JP2905314B2/ja not_active Expired - Lifetime
Patent Citations (3)
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6326691B1 (en) | 1993-10-12 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| USRE39895E1 (en) | 1994-06-13 | 2007-10-23 | Renesas Technology Corp. | Semiconductor integrated circuit arrangement fabrication method |
| JPH0846050A (ja) * | 1994-08-01 | 1996-02-16 | Nec Corp | 半導体記憶装置およびその製造方法 |
| US5920124A (en) * | 1997-01-22 | 1999-07-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having misalignment resistive interconnect layers |
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| KR100287178B1 (ko) * | 1998-08-27 | 2001-04-16 | 윤종용 | 반도체소자의콘택홀형성방법 |
| US6277734B1 (en) | 1998-08-28 | 2001-08-21 | Fujitsu Limited | Semiconductor device fabrication method |
| US6504234B2 (en) | 2000-02-04 | 2003-01-07 | Nec Corporation | Semiconductor device with interlayer film comprising a diffusion prevention layer to keep metal impurities from invading the underlying semiconductor substrate |
| JP2004282069A (ja) * | 2003-03-12 | 2004-10-07 | Samsung Electronics Co Ltd | フォトン吸収膜を有する半導体素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2905314B2 (ja) | 1999-06-14 |
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