JPH04237150A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04237150A JPH04237150A JP596691A JP596691A JPH04237150A JP H04237150 A JPH04237150 A JP H04237150A JP 596691 A JP596691 A JP 596691A JP 596691 A JP596691 A JP 596691A JP H04237150 A JPH04237150 A JP H04237150A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- wiring
- contact
- insulating film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 18
- 239000010703 silicon Substances 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、一般に、半導体装置
に関するものであり、より特定的には、アスペクト比の
高いコンタクトホールの側壁部において断線が生じない
ように改良された、半導体装置に関する。この発明は、
さらに、そのような半導体装置の製造方法に関する。
に関するものであり、より特定的には、アスペクト比の
高いコンタクトホールの側壁部において断線が生じない
ように改良された、半導体装置に関する。この発明は、
さらに、そのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＬＳＩの高密度化、高集積化に伴
ない、配線の多層化が進み、コンタクトホールのアスペ
クト比も異なるものが生じ、またコンタクトホールの径
も小さくなってきている。このような状況下において、
アスペクト比が高いコンタクトホールに対して、Ａｌ配
線を施すために、選択Ｗ法等の埋込技術が用いられよう
としている。以下、従来より行なわれている、選択Ｗ法
を用いたコンタクトホールの埋込方法およびＡｌ配線の
形成方法について説明する。
ない、配線の多層化が進み、コンタクトホールのアスペ
クト比も異なるものが生じ、またコンタクトホールの径
も小さくなってきている。このような状況下において、
アスペクト比が高いコンタクトホールに対して、Ａｌ配
線を施すために、選択Ｗ法等の埋込技術が用いられよう
としている。以下、従来より行なわれている、選択Ｗ法
を用いたコンタクトホールの埋込方法およびＡｌ配線の
形成方法について説明する。
【０００３】図３は、従来より行なわれている、選択Ｗ
法を用いた、Ａｌ配線の形成方法の工程を断面図で示し
たものである。
法を用いた、Ａｌ配線の形成方法の工程を断面図で示し
たものである。
【０００４】図３（ａ）を参照して、シリコン基板１の
上方に、絶縁膜３ａを介して、ポリシリコン等の配線２
が形成されている。配線２を覆うように、シリコン基板
１の上に、層間絶縁膜３が形成されている。
上方に、絶縁膜３ａを介して、ポリシリコン等の配線２
が形成されている。配線２を覆うように、シリコン基板
１の上に、層間絶縁膜３が形成されている。
【０００５】層間絶縁膜３中に、配線２の接続部２ａを
露出させるための第１のコンタクトホール９ａと、シリ
コン基板１の接続部１ａを露出させるための第２のコン
タクトホール９ｂを、ドライエッチングにより開口する
。
露出させるための第１のコンタクトホール９ａと、シリ
コン基板１の接続部１ａを露出させるための第２のコン
タクトホール９ｂを、ドライエッチングにより開口する
。
【０００６】図３（ｂ）を参照して、選択Ｗ法を用いて
、第１のコンタクトホール９ａ内にＷが埋め込まれて、
これが満たされるまで、Ｗ１０ａを成長させる。このと
き、第１のコンタクトホール９ａよりもアスペクト比の
高い第２のコンタクトホール９ｂにおいては、Ｗ１０ｂ
が第２のコンタクトホール９ｂ内の途中まで埋め込まれ
る。
、第１のコンタクトホール９ａ内にＷが埋め込まれて、
これが満たされるまで、Ｗ１０ａを成長させる。このと
き、第１のコンタクトホール９ａよりもアスペクト比の
高い第２のコンタクトホール９ｂにおいては、Ｗ１０ｂ
が第２のコンタクトホール９ｂ内の途中まで埋め込まれ
る。
【０００７】図３（ｃ）を参照して、Ｗ１０ａとＷ１０
ｂと接触するように、バリヤメタルとしてのＴｉＮ層７
とＡｌ配線８を順次、形成する。
ｂと接触するように、バリヤメタルとしてのＴｉＮ層７
とＡｌ配線８を順次、形成する。
【０００８】
【発明が解決しようとする課題】以上が、従来の、選択
Ｗ法を用いるＡｌ配線の形成方法である。
Ｗ法を用いるＡｌ配線の形成方法である。
【０００９】しかしながら、アスペクト比の異なる、少
なくとも２種のコンタクトホールを有する場合において
、選択Ｗ法を用いて、これらのコンタクトホール中に、
Ｗの埋込を行なうと、以下の問題点が生じた。すなわち
、図３（ｃ）を参照して、アスペクト比の低い第１のコ
ンタクトホール９ａをちょうど埋め込むようにＷ１０ａ
を埋め込むと、アスペクト比の高い第２のコンタクトホ
ール９ｂ中では、途中までしかＷ１０ｂが埋め込まれな
い。その結果、これらＷ１０ａ，１０ｂと接触するよう
に形成されるＴｉＮ層７とＡｌ配線８は、第２のコンタ
クトホール９ｂ中では、アスペクト比がまだ高いために
、コンタクトホールの側壁部１１において、断線が生じ
るという問題点があった。
なくとも２種のコンタクトホールを有する場合において
、選択Ｗ法を用いて、これらのコンタクトホール中に、
Ｗの埋込を行なうと、以下の問題点が生じた。すなわち
、図３（ｃ）を参照して、アスペクト比の低い第１のコ
ンタクトホール９ａをちょうど埋め込むようにＷ１０ａ
を埋め込むと、アスペクト比の高い第２のコンタクトホ
ール９ｂ中では、途中までしかＷ１０ｂが埋め込まれな
い。その結果、これらＷ１０ａ，１０ｂと接触するよう
に形成されるＴｉＮ層７とＡｌ配線８は、第２のコンタ
クトホール９ｂ中では、アスペクト比がまだ高いために
、コンタクトホールの側壁部１１において、断線が生じ
るという問題点があった。
【００１０】この発明は、上記のような問題点を解決す
るためになされたもので、アスペクト比の異なる少なく
とも２種のコンタクトホールを有する半導体装置におい
て、アスペクト比の高いコンタクトホールの側壁部にお
いて断線が生じないように改良された半導体装置を提供
することを目的とする。
るためになされたもので、アスペクト比の異なる少なく
とも２種のコンタクトホールを有する半導体装置におい
て、アスペクト比の高いコンタクトホールの側壁部にお
いて断線が生じないように改良された半導体装置を提供
することを目的とする。
【００１１】この発明の他の目的は、上述のような半導
体装置を製造する方法を提供することにある。
体装置を製造する方法を提供することにある。
【００１２】
【課題を解決するための手段】この発明に従う半導体装
置は、アスペクト比の異なる少なくとも２種のコンタク
トホールを有するものである。当該半導体装置は、第１
の接続部と第２の接続部とが設けられた半導体基板と、
上記第１および第２の接続部を覆うように、上記半導体
基板の上に設けられた層間絶縁膜と、を備えている。上
記層間絶縁膜には、上記第１の接続部を露出させるため
の第１のコンタクトホールが設けられている。上記層間
絶縁膜には、さらに、上記第２の接続部を露出させるた
めの、上記第１のコンタクトホールよりもアスペクト比
の高い第２のコンタクトホールが設けられている。当該
装置は、さらに、上記第２のコンタクトホール内に上記
第２の接続部に接触するように埋め込まれた導電部材と
、上記第１の接続部および上記導電部材の表面に接触す
るように、上記半導体基板の上に形成されたＡｌ配線と
、を備えている。
置は、アスペクト比の異なる少なくとも２種のコンタク
トホールを有するものである。当該半導体装置は、第１
の接続部と第２の接続部とが設けられた半導体基板と、
上記第１および第２の接続部を覆うように、上記半導体
基板の上に設けられた層間絶縁膜と、を備えている。上
記層間絶縁膜には、上記第１の接続部を露出させるため
の第１のコンタクトホールが設けられている。上記層間
絶縁膜には、さらに、上記第２の接続部を露出させるた
めの、上記第１のコンタクトホールよりもアスペクト比
の高い第２のコンタクトホールが設けられている。当該
装置は、さらに、上記第２のコンタクトホール内に上記
第２の接続部に接触するように埋め込まれた導電部材と
、上記第１の接続部および上記導電部材の表面に接触す
るように、上記半導体基板の上に形成されたＡｌ配線と
、を備えている。
【００１３】この発明の他の局面に従う方法は、アスペ
クト比の異なる少なくとも２種のコンタクトホールを有
する、半導体装置の製造方法に係るものである。第１の
接続部と第２の接続部とが設けられた半導体基板を準備
する。上記第１および第２の接続部を覆うように、上記
半導体基板の上に層間絶縁膜を形成する。上記層間絶縁
膜中に上記第２の接続部を露出させるための第２のコン
タクトホールを形成する。上記第２のコンタクトホール
内に導電部材を埋め込む。上記層間絶縁膜中に上記第１
の接続部を露出させるための、上記第２のコンタクトホ
ールよりもアスペクト比の低い第１のコンタクトホール
を形成する。上記導電部材の上表面および上記第１の接
続部に接触するように、上記半導体基板の上にＡｌ配線
を形成する。
クト比の異なる少なくとも２種のコンタクトホールを有
する、半導体装置の製造方法に係るものである。第１の
接続部と第２の接続部とが設けられた半導体基板を準備
する。上記第１および第２の接続部を覆うように、上記
半導体基板の上に層間絶縁膜を形成する。上記層間絶縁
膜中に上記第２の接続部を露出させるための第２のコン
タクトホールを形成する。上記第２のコンタクトホール
内に導電部材を埋め込む。上記層間絶縁膜中に上記第１
の接続部を露出させるための、上記第２のコンタクトホ
ールよりもアスペクト比の低い第１のコンタクトホール
を形成する。上記導電部材の上表面および上記第１の接
続部に接触するように、上記半導体基板の上にＡｌ配線
を形成する。
【００１４】
【作用】この発明に係る半導体装置によれば、アスペク
ト比の高い第２のコンタクトホール内に予め導電部材を
埋込み、該導電部材の表面に接触するように、Ａｌ配線
を形成しているので、アスペクト比の高い第２のコンタ
クトホールの側壁部において、Ａｌ配線が断線しない。 その結果、Ａｌ配線と下層配線とが良好な状態で電気的
接続された半導体装置となる。
ト比の高い第２のコンタクトホール内に予め導電部材を
埋込み、該導電部材の表面に接触するように、Ａｌ配線
を形成しているので、アスペクト比の高い第２のコンタ
クトホールの側壁部において、Ａｌ配線が断線しない。 その結果、Ａｌ配線と下層配線とが良好な状態で電気的
接続された半導体装置となる。
【００１５】この発明に係る、半導体装置の製造方法に
よれば、アスペクト比の高い第２のコンタクトホール内
に導電部材を埋込み、その後、該導電部材の表面に接触
するようにＡｌ配線を形成するので、アスペクト比の高
い第２のコンタクトホールの側壁部において、配線が断
線するということはない。
よれば、アスペクト比の高い第２のコンタクトホール内
に導電部材を埋込み、その後、該導電部材の表面に接触
するようにＡｌ配線を形成するので、アスペクト比の高
い第２のコンタクトホールの側壁部において、配線が断
線するということはない。
【００１６】
【実施例】以下、この発明の一実施例を図について説明
する。
する。
【００１７】図１は、この発明の一実施例に係る半導体
装置の断面図である。図１を参照して、シリコン基板１
の上方に、絶縁膜３ａを介して、ポリシリコン等の配線
２が形成されている。配線２を覆うように、シリコン基
板１の上に層間絶縁膜３が形成されている。層間絶縁膜
３中に、配線２の接続部２ａを露出させるための第１の
コンタクトホール９ａが形成されている。層間絶縁膜３
中にはまた、シリコン基板１の接続部１ａを露出させる
ための、第２のコンタクトホール９ｂが形成されている
。第２のコンタクトホール９ｂのアスペクト比は、第１
のコンタクトホール９ａのそれよりも高く形成されてい
る。
装置の断面図である。図１を参照して、シリコン基板１
の上方に、絶縁膜３ａを介して、ポリシリコン等の配線
２が形成されている。配線２を覆うように、シリコン基
板１の上に層間絶縁膜３が形成されている。層間絶縁膜
３中に、配線２の接続部２ａを露出させるための第１の
コンタクトホール９ａが形成されている。層間絶縁膜３
中にはまた、シリコン基板１の接続部１ａを露出させる
ための、第２のコンタクトホール９ｂが形成されている
。第２のコンタクトホール９ｂのアスペクト比は、第１
のコンタクトホール９ａのそれよりも高く形成されてい
る。
【００１８】アスペクト比の高い第２のコンタクトホー
ル９ｂ内には、第２のコンタクトホール９ｂ内を完全に
満たすように、Ｗ、ポリシリコンまたはシリコン等の導
電部材が、シリコン基板の接続部１ａと接触するように
埋め込まれている。
ル９ｂ内には、第２のコンタクトホール９ｂ内を完全に
満たすように、Ｗ、ポリシリコンまたはシリコン等の導
電部材が、シリコン基板の接続部１ａと接触するように
埋め込まれている。
【００１９】配線の接続部２ａ、導電部材であるＷ１０
の表面の双方に接触するように、かつ、第１のコンタク
トホール９ａの側壁面を被覆するように、バリヤメタル
であるＴｉＮ層７が、シリコン基板１の上に形成されて
いる。ＴｉＮ層７の上に、Ａｌ配線８が形成されている
。
の表面の双方に接触するように、かつ、第１のコンタク
トホール９ａの側壁面を被覆するように、バリヤメタル
であるＴｉＮ層７が、シリコン基板１の上に形成されて
いる。ＴｉＮ層７の上に、Ａｌ配線８が形成されている
。
【００２０】実施例に係る装置によれば、アスペクト比
の高い第２のコンタクトホール９ｂ内に、予め導電部材
であるＷ１０を埋込み、該導電部材であるＷ１０の表面
に接触するように、ＴｉＮ層７を含むＡｌ配線８を形成
しているので、アスペクト比の高い第２のコンタクトホ
ール９ｂの側壁部において、Ａｌ配線８が断線するとい
うことはない。その結果、Ａｌ配線８と第２の接続部１
ａとが、良好な状態で、電気的接続された半導体装置と
なる。
の高い第２のコンタクトホール９ｂ内に、予め導電部材
であるＷ１０を埋込み、該導電部材であるＷ１０の表面
に接触するように、ＴｉＮ層７を含むＡｌ配線８を形成
しているので、アスペクト比の高い第２のコンタクトホ
ール９ｂの側壁部において、Ａｌ配線８が断線するとい
うことはない。その結果、Ａｌ配線８と第２の接続部１
ａとが、良好な状態で、電気的接続された半導体装置と
なる。
【００２１】次に、図１に係る半導体装置の製造方法に
ついて説明する。図２は、図１に係る半導体装置の製造
工程を断面図で示したものである。
ついて説明する。図２は、図１に係る半導体装置の製造
工程を断面図で示したものである。
【００２２】図２（ａ）を参照して、シリコン基板１の
上に絶縁膜３ａを形成し、絶縁膜３ａの上にポリシリコ
ン等の配線２を形成する。配線２を覆うように、シリコ
ン半導体基板１の上に層間絶縁膜３を形成する。その後
、シリコン基板１の接続部１ａを露出させるための、後
述する第１のコンタクトホールよりもアスペクト比の高
い、第２のコンタクトホール９ｂをドライエッチングに
より開口する。
上に絶縁膜３ａを形成し、絶縁膜３ａの上にポリシリコ
ン等の配線２を形成する。配線２を覆うように、シリコ
ン半導体基板１の上に層間絶縁膜３を形成する。その後
、シリコン基板１の接続部１ａを露出させるための、後
述する第１のコンタクトホールよりもアスペクト比の高
い、第２のコンタクトホール９ｂをドライエッチングに
より開口する。
【００２３】図２（ｂ）を参照して、選択Ｗ法を用いて
、第２のコンタクトホール９ｂ内に、Ｗを第２のコンタ
クトホール９ｂを完全に埋めるように、埋め込む。
、第２のコンタクトホール９ｂ内に、Ｗを第２のコンタ
クトホール９ｂを完全に埋めるように、埋め込む。
【００２４】図２（ｃ）を参照して、層間絶縁膜３中に
、配線２の接続部２ａを露出させるための第１のコンタ
クトホール９ａを形成する。第１のコンタクトホール９
ａのアスペクト比は、第２のコンタクトホール９ｂのそ
れよりも低いものである。第１のコンタクトホール９ａ
の上方には、テーパが付けられている。このようなテー
パは、ウェットエッチングとドライエッチングの併用に
よって形成することができる。
、配線２の接続部２ａを露出させるための第１のコンタ
クトホール９ａを形成する。第１のコンタクトホール９
ａのアスペクト比は、第２のコンタクトホール９ｂのそ
れよりも低いものである。第１のコンタクトホール９ａ
の上方には、テーパが付けられている。このようなテー
パは、ウェットエッチングとドライエッチングの併用に
よって形成することができる。
【００２５】図２（ｄ）を参照して、Ｗ１０の表面と配
線２の接続部２ａの双方に接触するように、かつ、第１
のコンタクトホール９ａの側壁面を被覆するように、Ｔ
ｉＮ層７を形成する。ＴｉＮ層７の上に、Ａｌ配線８を
、スパッタリング法により形成する。その後、これらを
パターンニングすることによって、Ａｌ配線を形成する
。
線２の接続部２ａの双方に接触するように、かつ、第１
のコンタクトホール９ａの側壁面を被覆するように、Ｔ
ｉＮ層７を形成する。ＴｉＮ層７の上に、Ａｌ配線８を
、スパッタリング法により形成する。その後、これらを
パターンニングすることによって、Ａｌ配線を形成する
。
【００２６】実施例に係る製造方法によれば、アスペク
ト比の高い第２のコンタクトホール９ｂ内に予めＷ１０
を埋込み、その後、このＷ１０の表面に接触するように
、ＴｉＮ層７を含むＡｌ配線８を形成するので、アスペ
クト比の高い第２のコンタクトホール９ｂの側壁部にお
いて、配線が断線するということはない。その結果、Ａ
ｌ配線８とシリコン基板１の接続部１ａとが良好な状態
で電気的接続された半導体装置が得られる。
ト比の高い第２のコンタクトホール９ｂ内に予めＷ１０
を埋込み、その後、このＷ１０の表面に接触するように
、ＴｉＮ層７を含むＡｌ配線８を形成するので、アスペ
クト比の高い第２のコンタクトホール９ｂの側壁部にお
いて、配線が断線するということはない。その結果、Ａ
ｌ配線８とシリコン基板１の接続部１ａとが良好な状態
で電気的接続された半導体装置が得られる。
【００２７】なお、上記実施例では、接続部として、シ
リコン基板１の接続部１ａと配線２の接続部２ａを例示
したが、この発明はこれに限られるものでなく、その他
の部分における接続部であってもよい。
リコン基板１の接続部１ａと配線２の接続部２ａを例示
したが、この発明はこれに限られるものでなく、その他
の部分における接続部であってもよい。
【００２８】また、上記実施例では、アスペクト比の高
いコンタクトホール内に埋め込まれる導電部材として、
選択Ｗ法によって得たＷを例示したが、この発明はこれ
に限られるものでなく、ブランケットＷ法によるＷでも
よく、また、選択ポリＳｉ、Ｓｉであってもよい。
いコンタクトホール内に埋め込まれる導電部材として、
選択Ｗ法によって得たＷを例示したが、この発明はこれ
に限られるものでなく、ブランケットＷ法によるＷでも
よく、また、選択ポリＳｉ、Ｓｉであってもよい。
【００２９】また、アスペクト比の低い第１のコンタク
トホール９ａの開口において、ウェットエッチングを併
用する場合を例示したが、この発明はこれに限られるも
のでなく、ドライエッチングのみを使用して、このコン
タクトホールを開口してもよい。
トホール９ａの開口において、ウェットエッチングを併
用する場合を例示したが、この発明はこれに限られるも
のでなく、ドライエッチングのみを使用して、このコン
タクトホールを開口してもよい。
【００３０】
【発明の効果】この発明に係る半導体装置によれば、ア
スペクト比の高いコンタクトホール内に予め導電部材を
埋込み、該導電部材の表面に接触するようにＡｌ配線を
形成しているので、アスペクト比の高いコンタクトホー
ルの側壁部において、配線が断線しない。その結果、Ａ
ｌ配線と下層配線とが、良好な状態で電気的接続された
半導体装置となる。
スペクト比の高いコンタクトホール内に予め導電部材を
埋込み、該導電部材の表面に接触するようにＡｌ配線を
形成しているので、アスペクト比の高いコンタクトホー
ルの側壁部において、配線が断線しない。その結果、Ａ
ｌ配線と下層配線とが、良好な状態で電気的接続された
半導体装置となる。
【００３１】この発明に係る、半導体装置の製造方法に
よれば、アスペクト比の高いコンタクトホール内に導電
部材を埋込み、その後、該導電部材の表面に接触するよ
うにＡｌ配線を形成するので、アスペクト比の高いコン
タクトホールの側壁部において、配線が断線するという
ことはない。その結果、Ａｌ配線と下層配線とが良好な
状態で電気的接続された半導体装置が得られるという効
果を奏する。
よれば、アスペクト比の高いコンタクトホール内に導電
部材を埋込み、その後、該導電部材の表面に接触するよ
うにＡｌ配線を形成するので、アスペクト比の高いコン
タクトホールの側壁部において、配線が断線するという
ことはない。その結果、Ａｌ配線と下層配線とが良好な
状態で電気的接続された半導体装置が得られるという効
果を奏する。
【図１】この発明の一実施例に係る半導体装置の断面図
である。
である。
【図２】この発明の一実施例に係る、半導体装置の製造
工程を断面図で示したものである。
工程を断面図で示したものである。
【図３】従来の、半導体装置の製造方法を断面図で示し
たものである。
たものである。
１ シリコン基板
２ 配線
３ 層間絶縁膜
７ ＴｉＮ層
８ Ａｌ配線
１０ Ｗ
１ａ シリコン基板の接続部
２ａ 配線の接続部
９ａ 第１のコンタクトホール
９ｂ 第２のコンタクトホール
Claims (2)
- 【請求項１】 アスペクト比の異なる少なくとも２種
のコンタクトホールを有する半導体装置であって、第１
の接続部と第２の接続部とを備える半導体基板と、前記
第１および第２の接続部を覆うように前記半導体基板の
上に設けられた層間絶縁膜と、を備え、前記層間絶縁膜
には、前記第１の接続部を露出させるための第１のコン
タクトホールが設けられており、前記層間絶縁膜には、
前記第２の接続部を露出させるための、前記第１のコン
タクトホールよりもアスペクト比の高い第２のコンタク
トホールが設けられおり、さらに、前記第２のコンタク
トホール内に、前記第２の接続部に接触するように埋め
込まれた導電部材と、前記第１の接続部および前記導電
部材の上表面に接触するように、前記半導体基板の上に
形成されたＡｌ配線と、を備えた半導体装置。 - 【請求項２】アスペクト比の異なる少なくとも２種のコ
ンタクトホールを有する、半導体装置の製造方法であっ
て、第１の接続部と第２の接続部とを備える半導体基板
を準備する工程と、前記第１および第２の接続部を覆う
ように、前記半導体基板の上に層間絶縁膜を形成する工
程と、前記層間絶縁膜中に前記第２の接続部を露出させ
るための第２のコンタクトホールを形成する工程と、前
記第２のコンタクトホール内に導電部材を埋め込む工程
と、前記層間絶縁膜中に前記第１の接続部を露出させる
ための、前記第２のコンタクトホールよりもアスペクト
比の低い第１のコンタクトホールを形成する工程と、前
記導電部材の上表面および前記第１の接続部に接触する
ように、前記半導体基板の上にＡｌ配線を形成する工程
と、を備えた、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005966A JP2925094B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005966A JP2925094B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04237150A true JPH04237150A (ja) | 1992-08-25 |
| JP2925094B2 JP2925094B2 (ja) | 1999-07-26 |
Family
ID=11625618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005966A Expired - Fee Related JP2925094B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925094B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015128173A (ja) * | 2015-02-17 | 2015-07-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置とその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283145A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体装置及びその製造方法 |
| JPH02151034A (ja) * | 1988-12-01 | 1990-06-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02306623A (ja) * | 1989-05-22 | 1990-12-20 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-01-22 JP JP3005966A patent/JP2925094B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283145A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体装置及びその製造方法 |
| JPH02151034A (ja) * | 1988-12-01 | 1990-06-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02306623A (ja) * | 1989-05-22 | 1990-12-20 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015128173A (ja) * | 2015-02-17 | 2015-07-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2925094B2 (ja) | 1999-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6531783B1 (en) | Method of via formation for multilevel interconnect integrated circuits | |
| US5284799A (en) | Method of making a metal plug | |
| US5374591A (en) | Method of making a metal plug | |
| US20020070456A1 (en) | Semiconductor device having interconnection implemented by refractory metal nitride layer and refractory metal silicide layer and process of fabrication thereof | |
| JPH05267209A (ja) | 集積回路におけるコンタクトビア製造方法 | |
| US5893749A (en) | Method for forming a hole filling plug for a semiconductor device | |
| EP0566253A1 (en) | Method for forming contact structures in integrated circuits | |
| US5869393A (en) | Method for fabricating multi-level interconnection | |
| JPH04237150A (ja) | 半導体装置の製造方法 | |
| US6770557B2 (en) | Semiconductor device and method of fabricating the same | |
| KR100278274B1 (ko) | 반도체장치의스택콘택형성방법 | |
| JPH05291408A (ja) | 半導体装置およびその製造方法 | |
| JP3618974B2 (ja) | 半導体装置の製造方法 | |
| US6599825B2 (en) | Method for forming wiring in semiconductor device | |
| KR100252914B1 (ko) | 반도체 소자의 구조 및 제조 방법 | |
| JPH04370955A (ja) | 集積回路の配線法 | |
| JPH0945763A (ja) | コンタクトプラグおよびこれを用いた多層配線形成方法 | |
| JPH02134849A (ja) | 半導体装置 | |
| JP2879755B2 (ja) | 半導体装置の製造方法 | |
| JPS63237443A (ja) | 半導体装置 | |
| KR19980055910A (ko) | 반도체 소자의 플러그 형성 방법 | |
| JPH05343531A (ja) | 半導体装置及びその製造方法 | |
| JPH03116852A (ja) | 半導体装置 | |
| KR19990018380A (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| JPH06338567A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970513 |
|
| LAPS | Cancellation because of no payment of annual fees |