KR100606947B1 - 콘택트 홀 형성 방법, 배선 형성 기판의 제조 방법, 반도체 장치의 제조 방법, 및 전자 디바이스의 제조 방법 - Google Patents
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Abstract
본 발명은 진공 장치를 사용하지 않고 콘택트 홀을 형성하는 것을 과제로 한다.
다결정 실리콘막(14)의 소스 영역(16), 드레인 영역(18) 및 게이트 전극(34) 위의 콘택트 홀 형성 영역에 대응한 위치의 레지스트막을 노광 및 현상하여 마스크 필러(40)를 형성한다. 그 후, 마스크 필러(40)를 제외한 유리 기판(10)의 전면에 액체 절연 재료를 도포하여 절연층(42)을 형성한다. 다음으로, 마스크 필러(40)를 에싱하여 제거하고, 절연층(42)과 게이트 절연막(26)을 관통시킨 제 2 콘택트 홀(44) 및 제 1 콘택트 홀(28)을 형성한다.
유리 기판, 절연막, 콘택트 홀, 마스크재
Description
도 1은 실시예에 따른 전자 디바이스의 제조 공정의 일부를 나타내는 설명도.
도 2는 제 1 실시예의 도 1에 연속되는 공정을 설명하는 도면.
도 3은 제 2 실시예의 콘택트 홀 형성 방법의 요부(要部) 공정도.
도 4는 제 3 실시예의 콘택트 홀 형성 방법의 공정도.
도 5는 제 4 실시예의 콘택트 홀 형성 방법의 설명도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 유리 기판
12 : 하지(下地) 절연막
14 : 제 1 도전부(다결정 실리콘막)
16 : 소스 영역
18 : 드레인 영역
20 : 채널 영역
22, 36 : 마스크재막(레지스트막)
24, 40, 70 : 마스크재(마스크 필러(filler))
26, 42 : 절연막(게이트 절연막, 절연층)
28 : 제 1 콘택트 홀
34 : 게이트 전극
44 : 제 2 콘택트 홀
46 : 콘택트 플러그
52 : 제 2 도전층(배선)
60 : 기판
64 : 제 1 도전부(실리콘막)
66 : 마스크재막
74 : 콘택트 홀
80 : 정량(定量) 토출 장치
82 : 액체 마스크 재료
88 : 콘택트 홀 형성 영역
본 발명은 반도체 장치의 층간절연막 등에 형성하는 콘택트 홀의 형성 방법, 박막 반도체 장치의 제조 방법, 전자 디바이스의 제조 방법, 전자 디바이스에 관한 것이다.
최근, 전자 디바이스인 반도체 장치는 고(高)집적화를 실현하기 위해 배선의 다층화가 실행되고 있다. 그리고, 다층 배선을 갖는 반도체 장치는 층간절연막을 통하여 배열 설치되는 상하의 배선 패턴을 전기적으로 접속할 경우, 층간절연막에 콘택트 홀을 형성하고, 이 콘택트 홀을 통하여 행하도록 하고 있다. 종래, 콘택트 홀은 일본국 특개2001-267320호 공보에 기재되어 있는 바와 같이, 일반적으로 다음과 같이 하여 형성하고 있다.
우선, 기판에 금속 등의 도전재(導電材)를 성막(成膜)하고, 이것을 에칭하여 하층 배선층을 형성한다. 다음으로, 하층 배선층 위에 층간절연막을 형성한다. 그 후, 층간절연막 위에 포토레지스트막을 도포하고, 이것을 포토리소그래피법에 의해 노광 및 현상하여, 콘택트 홀과 대응한 부분을 개구시킨 레지스트막을 형성한다. 다음으로, 레지스트막을 마스크로 하여 층간절연막을 건식(dry) 에칭하고, 층간절연막에 관통한 개구를 마련함으로써, 콘택트 홀을 형성한다. 그 후, 레지스트막을 제거하고, 콘택트 홀을 통하여 하층 배선층에 전기적으로 접속되는 상층 배선층을 층간절연막 위에 형성한다.
상기한 바와 같이, 종래의 콘택트 홀은 절연막 위에 포토레지스트를 도포하여 패터닝하고, 패터닝한 레지스트막을 마스크로 하여 절연막을 건식 에칭하며, 절연막에 관통 구멍을 마련함으로써 형성하였다. 따라서, 종래의 콘택트 홀의 형성 방법은 절연막을 건식 에칭하기 위해 고가(高價)의 진공 장치를 필요로 한다. 또 한, 진공 장치를 사용한 처리이기 때문에, 콘택트 홀을 형성하는데 많은 시간과 수고 및 에너지를 필요로 하고, 진공 장치의 보수(保守)도 용이하지 않다.
또한, 건식 에칭 시에는, 하전(荷電) 입자의 기판에 대한 충격이나 기판 표면의 전하 축적 등에 의한 플라즈마 손상이 발생하여, 반도체 장치의 전기적 특성을 열화(劣化)시킨다는 과제가 있었다. 또한, 건식 에칭에서는 절연막과 하층 도전막의 에칭에서의 선택비를 충분히 확보하는 것이 어렵다는 문제가 있고, 하층 도전막이 에칭되어, 옴(ohmic) 전기적 도통(導通)을 취할 수 없다는 과제가 있다. 또한, 건식 에칭 시에 포토레지스트가 경화(硬化)되어, 에칭 후에 포토레지스트를 제거하기 어려워진다는 과제도 있다.
본 발명은 상기 종래 기술의 결점을 해소하기 위해 안출된 것으로서, 진공 장치를 사용하지 않고 콘택트 홀을 형성하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 콘택트 홀 형성 방법은, 절연막을 통하여 설치되는 제 1 도전부와 제 2 도전부를 전기적으로 접속하기 위한 콘택트 홀의 형성 방법으로서, 상기 제 1 도전부 위의 콘택트 홀의 형성 영역에 마스크재를 설치하는 마스크 형성 공정과, 상기 마스크재를 제외한 기판의 전면(全面)에 절연막을 형성하는 절연막 형성 공정과, 상기 마스크재를 제거하여 상기 절연막에 관통 구멍을 형성하는 마스크재 제거 공정을 갖는 것을 특징으로 한다.
즉, 본 발명은 콘택트 홀을 형성하는 위치에 마스크재를 설치한 후, 그 주위에 절연막을 형성한다. 그 후, 마스크재를 제거하면, 절연막에 관통 구멍이 형성 되기 때문에, 이것을 콘택트 홀로 할 수 있다. 따라서, 본 발명에 의하면, 콘택트 홀을 형성하기 위해, 절연막을 건식 에칭할 필요가 없어, 고가의 진공 장치를 필요로 하지 않는다. 이 때문에, 콘택트 홀의 형성을 신속하게 행할 수 있는 동시에, 콘택트 홀을 형성하기 위한 수고와 에너지를 절감할 수 있어, 전자 디바이스의 비용을 저감시킬 수 있다. 또한, 본 발명은 건식 에칭이라는 방법을 이용하지 않기 때문에, 플라즈마 손상이나 포토레지스트 경화 등의 문제가 발생하지 않는다. 또한, 본 발명에서는 하층의 도전층이 마스크재(예를 들어, 포토레지스트)의 제거제에 대하여 노출되는 것이며, 도전층이 에칭되지 않는다. 따라서, 안정된 콘택트 홀을 형성하는 것이 가능해진다.
마스크 형성 공정은 상기 기판의 전면에 상기 마스크재로 이루어지는 마스크재막을 형성하는 성막 공정과, 상기 마스크재막의 불필요 부분을 제거하고, 상기 콘택트 홀의 형성 영역에만 상기 마스크재막을 남기는 패터닝 공정을 갖도록 할 수 있다.
또는, 마스크 형성 공정은 마스크 형성 재료를 함유하는 액체 재료를 상기 콘택트 홀의 형성 영역에 선택적으로 공급하는 선택 도포 공정과, 도포한 상기 액체 재료를 고화(固化)시키는 고화 공정을 갖도록 할 수도 있다. 이 경우, 제거 공정이 불필요하기 때문에, 제조 프로세스가 간략화된다. 또한, 선택 도포 공정은 액체방울 토출 장치를 사용한 액체방울 토출법에 의해 행할 수 있다.
또한, 마스크 형성 공정은 상기 콘택트 홀의 형성 영역을 친액화(親液化)하고, 그 주위를 발액화(撥液化)하는 표면 처리 공정을 가지며, 선택 도포 공정은 그 표면 처리 공정 후에 행하는 것으로 할 수 있다. 이 경우, 친액화한 영역에 대하여 액체 재료의 선택적 도포를 한층 더 확실하게 행할 수 있게 된다.
마스크재가 포토레지스트 등의 유기 재료로 이루어져 있을 경우, 상기 성막 공정은 액체 유기 재료를 도포하는 도포 공정과, 상기 액체 유기 재료를 고화시켜 유기막을 형성하는 고화 공정을 갖도록 구성하고, 상기 패터닝 공정은 상기 유기막을 노광하는 노광 공정과, 노광한 상기 유기막을 현상하는 현상 공정을 갖도록 구성할 수 있다. 따라서, 종래의 반도체 장치 등의 제조 공정을 그대로 이용할 수 있어, 새로운 설비의 부담을 피할 수 있다. 액체 유기 재료의 도포는 이른바 스핀 코팅(spin-coating)이나 딥 코팅(deep-coating) 등에 의해 행할 수 있다. 또한, 액체 유기 재료로서는, 유기 재료를 소정의 용매에 분산 내지 용해시킨 것이나, 경화 전의 재료가 액상(液狀)인 것은 그 액상 유기 재료를 사용할 수 있다.
또한, 마스크재가 유기 재료인 경우, 상기 마스크 형성 공정은 액체 유기 재료를 상기 콘택트 홀의 형성 영역에 선택적으로 공급하는 선택 도포 공정과, 도포한 상기 액체 유기 재료를 고화시키는 고화 공정을 갖는 것이 적합하다. 액체 유기 재료의 콘택트 홀 형성 영역으로의 선택적인 공급은 잉크젯 프린터의 프린터 헤드와 같은 정량 토출 장치에 의해 행할 수 있다. 선택적으로 액체 유기 재료를 콘택트 홀의 형성 영역에 공급할 경우, 콘택트 홀의 형성 영역을 친액화하고, 그 주위를 발액화하는 표면 처리 공정을 행하며, 그 후에 선택 도포 공정을 행하는 것이 바람직하다. 이것에 의해, 콘택트 홀 형성 영역에 대한 액체 유기 재료의 습윤성(wettability) 및 부착성을 높일 수 있어, 액체 유기 재료가 주위로 확산되 는 것을 방지할 수 있고, 콘택트 홀의 형성 영역에 마스크재를 확실하게 배치할 수 있다.
마스크재가 포토레지스트 등의 유기 재료로 이루어진 경우, 콘택트 홀의 형성 영역에 설치한 상기 마스크재를 산소와 수분이 실질적으로 존재하지 않는 분위기 하에 배치하고, 상기 마스크재를 소정 온도로 가열하면서 마스크재에 자외선을 조사하는 경화 공정을 마련하는 것이 좋다. 구체적으로는, 감압(減壓) 하에서 경화 공정을 행할 수 있다. 마스크재를 감압 하에 배치하면, 마스크재 중에 용존(溶存)되어 있던 수분이 마스크재로부터 이탈(離脫)한다. 그리고, 자외선의 조사에 의해 수분의 영향을 받지 않고 가교(架橋) 반응을 촉진시킬 수 있으며, 마스크재를 치밀(緻密)하게 할 수 있어 내열성 및 내약품성을 향상시킬 수 있다. 상기 경화 공정 후에, 마스크재를 상기 소정 온도 이상의 온도로 가열하는 열처리 공정을 추가할 수 있다. 이것에 의해, 한층 더 치밀하며 내열성 및 내약품성이 우수한 마스크재로 할 수 있는 동시에, 그 후에 실행되는 절연막 형성 공정에서의 열처리에서 마스크재로부터의 가스 방출을 저감시킬 수 있다.
또한, 유기 재료로 형성한 마스크재는 발액 처리하는 것이 바람직하다. 마스크재를 발액 처리하면, 액체 절연 재료를 도포함으로써 절연막을 형성할 경우에, 액체 절연 재료가 마스크재의 상면에 부착되는 것을 방지할 수 있어, 마스크재의 제거를 용이하게 행할 수 있다. 발액 처리는 마스크재를 활성화한 불소 등에 노출시킴으로써 행할 수 있다. 활성인 불소는 사플루오르화탄소(CF4) 등의 불소계 가스 를 대기압 상태에서 플라즈마(이른바 대기압 플라즈마)를 생성함으로써 용이하게 얻을 수 있다. 또한, 발액 처리는 마스크재를 발액성의 포토레지스트에 의해 형성하면 불필요해진다.
마스크재가 알루미늄 등의 무기 재료인 경우, 상기 성막 공정은 무기 마스크재를 기판에 대하여, 예를 들어, 증착(蒸着) 등에 의해 성막하여 상기 마스크재막을 형성하고, 상기 패터닝 공정은 상기 마스크재막을, 예를 들어, 포토 에칭(photo-etching)에 의해 패턴 형성할 수 있다. 무기 마스크재의 기판에 대한 증착은 진공 증착이나 스퍼터링 등의 물리 증착, CVD 등의 화학 증착을 이용할 수 있다. 상기 포토 에칭은 마스크재막의 상면에 포토리소그래피법을 이용하여 레지스트 마스크를 형성하고, 이 레지스트 마스크를 사용하여 마스크재막을 에칭하는 방법이다.
절연막을 형성하는 절연막 형성 공정은 상기 기판에 액체 절연 재료를 도포하는 절연 재료 도포 공정과, 도포한 상기 액체 절연 재료를 고화시키는 절연 재료 고화 공정을 갖도록 할 수 있다. 이것에 의해, 진공 장치 등을 사용하지 않고 절연막을 형성할 수 있어, 공정의 간소화 및 비용의 저감을 도모할 수 있다.
이 경우에 사용하는 액체 절연 재료로서는, 실록산 결합을 갖는 SOG(Spin 0n Glass), 폴리실라잔, 폴리이미드, 저(低)유전율 재료(이른바 Low-K재) 등을 사용할 수 있다. 또한, 상기 액체 절연 재료가 반드시 절연성을 갖지는 않으며, 최종적으로 얻어진 막이 절연막이면 된다. 그리고, 이들 액체 절연 재료는 유기 용매에 용해시켜 도포한 후, 일반적으로 열처리함으로써 절연막으로 할 수 있다. 따라서, 절연 재료 고화 공정은 액체 절연 재료를 가열하여 행하는 것이 바람직하다.
마스크재 제거 공정에서의 마스크재 제거는, 마스크재가 유기 재료로 형성되어 있을 경우, 대기압 하 또는 감압 하에서의 산소 플라즈마에 의한 에싱(ashing), 오존에 의한 에싱, 또는 통상의 포토레지스트 박리액에 의해 행할 수 있다. 또한, 마스크재가 무기 재료로 이루어진 경우, 이 무기 재료를 용해 가능한 에칭액에 침지(浸漬)시킴으로써 마스크재를 제거할 수 있다. 물론, 스핀 에칭일 수도 있다. 이러한 방법에 의한 마스크재의 제거에서는, 하층의 도전층에 대하여 전혀 영향을 미치지 않는 방법을 선택할 수 있기 때문에, 안정되게 콘택트 홀을 개구할 수 있다.
다음으로, 상기 절연막을 복수층 형성하는 것으로 하고, 상기 제 1 도전부 위의 콘택트 홀 형성 영역에 제 1 마스크재를 설치하는 제 1 마스크재 형성 공정과, 상기 제 1 마스크재를 제외한 기판의 전면에 제 1 절연막을 형성하는 제 1 절연막 형성 공정과, 상기 제 1 마스크재를 제거하여 상기 제 1 절연막에 제 1 관통 구멍을 형성하는 제 1 마스크재 제거 공정과, 상기 제 1 절연막에 형성한 제 1 관통 구멍 위에 제 2 마스크재를 설치하는 제 2 마스크재 형성 공정과, 상기 제 2 마스크재를 제외한 제 1 절연막의 전면에 제 2 절연막을 형성하는 제 2 절연막 형성 공정과, 상기 제 2 마스크재를 제거하여 상기 제 2 절연막에 상기 제 1 관통 구멍과 동축(同軸)의 제 2 관통 구멍을 형성하는 제 2 마스크재 제거 공정을 포함하는 것으로 할 수 있다. 이것에 의해, 복수의 절연막을 관통하는 콘택트 홀을 형성하는 것이 가능해져, 예를 들어, 제 1 도전층과 제 3 도전층을 접속하는 것과 같은 다층 배선의 실현이 가능해진다.
또는, 상기 절연막을 복수층 형성하는 것으로 하고, 상기 제 1 도전부 위의 콘택트 홀 형성 영역에 제 1 마스크재를 설치하는 제 1 마스크재 형성 공정과, 상기 제 1 마스크재를 제외한 기판의 전면에 제 1 절연막을 형성하는 제 1 절연막 형성 공정과, 상기 제 1 마스크재 위에 제 2 마스크재를 설치하는 제 2 마스크재 형성 공정과, 상기 제 2 마스크재를 제외한 제 1 절연막의 전면에 제 2 절연막을 형성하는 제 2 절연막 형성 공정과, 상기 제 1 마스크재 및 제 2 마스크재를 제거하여 상기 제 1 절연막 및 제 2 절연막에 관통 구멍을 형성하는 마스크재 제거 공정을 포함하는 것으로 할 수 있다. 이 경우도 복수의 절연막을 관통하는 콘택트 홀을 갖는 다층 배선을 실현할 수 있게 되고, 각 절연막마다 마스크재를 형성 및 제거하는 상술한 방법에 비하여 제조 프로세스가 더 간략화된다.
다음으로, 본 발명의 박막 반도체 장치의 제조 방법은, 기판 위에 박막 반도체 장치를 형성하는 박막 반도체 장치의 제조 방법으로서, 상기 기판 위에 소스 및 드레인 영역을 포함하는 반도체막을 형성하는 공정과, 상기 소스 및 상기 드레인 영역 위에서의 콘택트 플러그 형성 영역에 제 1 마스크재를 설치하는 공정과, 상기 콘택트 플러그 형성 영역을 제외한 상기 반도체막 위에 액체 재료를 도포하여 게이트 절연막을 형성하는 공정과, 상기 제 1 마스크재를 제거하는 공정과, 상기 게이트 절연막 위에 게이트 전극 형성 영역이 개구되어 이루어지는 제 2 마스크재를 설치하는 공정과, 개구된 상기 게이트 전극 형성 영역에 액체 재료를 도포하여 게이트 전극을 형성하는 공정과, 상기 제 2 마스크재를 제거하는 공정과, 상기 소스 및 상기 드레인 영역에서의 콘택트 플러그 형성 영역 위, 및 게이트 전극에서의 콘택트 플러그 형성 영역 위에 제 3 마스크재를 설치하는 공정과, 상기 콘택트 플러그 형성 영역을 제외한 상기 게이트 전극 및 상기 게이트 절연막 위에 액체 재료를 도포하여 층간절연막을 형성하는 공정과, 상기 제 3 마스크재를 제거하는 공정과, 상기 제 3 마스크재 제거 후, 상기 콘택트 플러그 형성 영역에 액체 재료를 도포하여 콘택트 플러그를 형성하는 공정을 갖는 것을 특징으로 한다. 이러한 방법에 의하면, 콘택트 플러그를 형성하기 위해, 건식 에칭을 행할 필요가 없어, 고가의 진공 장치를 필요로 하지 않는다. 이 때문에, 콘택트 플러그의 형성을 신속하게 행할 수 있는 동시에, 상기 콘택트 플러그를 형성하기 위한 수고와 에너지를 절감할 수 있어, 상기 박막 반도체 장치의 제조 비용을 저감시킬 수 있다.
또한, 상기 박막 반도체 장치의 제조 방법에 있어서, 상기 층간절연막 및 상기 콘택트 플러그 위에 전극 형성 영역이 개구되어 이루어지는 제 4 마스크재를 설치하는 공정과, 개구된 상기 전극 형성 영역에 액체 재료를 도포하여 전극을 형성하는 공정을 갖는 것일 수도 있다.
다음으로, 본 발명의 전자 디바이스의 제조 방법은, 상기 본 발명의 콘택트 홀 형성 방법을 이용한 방법으로서, 형성한 콘택트 홀에 대하여 도전재를 충전하는 공정과, 충전한 도전재 위에 소정 패턴의 배선을 형성하는 공정을 갖는 것을 특징으로 한다. 이러한 방법에 의해, 전기적 특성이 우수하고, 신뢰성이 높은 전자 디바이스를 간편하게 제조할 수 있게 된다. 또한, 이 경우, 콘택트 홀의 충전 재료 및 배선의 형성 재료로서, 동일 또는 이종(異種)의 도전성 재료를 사용할 수 있다.
또한, 본 발명의 전자 디바이스의 제조 방법은, 그 상이한 형태로서, 형성한 콘택트 홀에 대하여 도전재를 충전하면서, 상기 콘택트 홀을 포함하는 절연막 위에 소정 패턴의 배선을 형성하는 공정을 갖는 것으로 할 수도 있다. 이와 같이 콘택트 홀의 충전과 배선의 형성을 동일한 공정에 의해 행함으로써, 제조 프로세스의 간략화를 도모할 수 있게 된다.
그리고, 본 발명에 따른 전자 디바이스는, 상기한 콘택트 홀 형성 방법을 이용하여 형성한 콘택트 홀을 갖는 것을 특징으로 한다. 이것에 의해, 상기 효과를 얻을 수 있다.
본 발명에 따른 콘택트 홀 형성 방법 및 그 방법을 이용하여 제조한 전자 디바이스의 바람직한 실시예를 첨부 도면에 따라 상세하게 설명한다.
도 1 및 도 2는 본 발명의 제 1 실시예에 따른 콘택트 홀 형성 방법을 이용한 전자 디바이스의 제조 공정의 일례이다. 이 제조 공정은 액정 패널 등의 스위칭 회로를 형성할 때에 실시예의 콘택트 홀 형성 방법을 적용한 것으로서, 저온 폴리실리콘(LTPS)으로 이루어지는 박막트랜지스터(TFT)와 배선을 접속하는 방법의 공정도이다.
우선, 도 1의 (a)에 나타낸 바와 같이, 유리 기판(10)의 표면에 이산화규소 등의 하지 절연막(12)을 형성한다. 이 하지 절연막(12)은 실록산 결합을 갖는 SOG 등의 절연 재료를 함유하는 액체 재료(액체 절연 재료)를 유리 기판(10)에 도포하고, 이것을 소성(燒成)하여 가열 분해시켜 형성할 수 있다. 이것에 의해, 고가의 진공 장치 등을 사용할 필요가 없어, 성막에 필요한 투입 에너지나 시간 등을 절감 할 수 있다. 액체 절연 재료의 도포는, 실시예의 경우, 이른바 스핀 코팅에 의해 행하고 있다. 그러나, 액체 절연 재료의 도포는 딥 코팅이나 액체 미스트 화학 퇴적법(Liquid Source Misted Chemical Deposition: LSMCD), 슬릿 코팅 등에 의해 행할 수도 있다.
또한, 액체 절연 재료의 도포는 이른바 잉크젯 프린터의 프린터 헤드와 같은 정량 토출 장치에 의해 행할 수도 있다. 이 정량 토출 장치를 사용하면, 원하는 부분에만 도포할 수 있기 때문에, 재료를 절감할 수 있다. 또한, 액체 절연 재료로서는, 폴리실라잔, 폴리이미드, Low-K재 등을 크실렌 등의 소정 용매에 분산 내지 용해시킨 것을 사용할 수 있다.
다음으로, 하지 절연막(12) 위에 다결정 실리콘막(14)을 형성한다. 이 다결정 실리콘막(14)은 다음과 같이 하여 형성할 수 있다. 우선, 하지 절연막(12) 위에, 예를 들어, 불소 수지막 등의 발액성 막(도시 생략)을 형성한다. 그리고, 이 발액막의 소자 형성 영역에 자외선 등을 조사하고, 소자 형성 영역의 발액막을 분해 제거하여 패터닝하여, 발액 뱅크로 한다. 그 후, 소자 형성 영역에 액체 수소화규소를 도포하여 건조시킨다.
다음으로, 건조시킨 수소화규소의 막을 소성하여 열분해하고, 비정질 실리콘막으로 한다. 또한, 유리 기판(10)의 전체에 자외선을 조사하여 발액 뱅크를 분해하여 제거한 후, 비정질 실리콘막에 XeCl 등의 엑시머 레이저를 조사하여 어닐링하고, 비정질 실리콘막을 다결정화하여 다결정 실리콘막(14)으로 한다.
다음으로, 다결정 실리콘막(14)과 하지 절연막(12)을 덮어, 유리 기판(10)의 전면에 액체 유기 재료인 포토레지스트를 도포한다. 그리고, 도포한 포토레지스트를 70∼90℃의 온도에서 건조(프리베이크)시키고, 도 1의 (a)의 2점쇄선으로 나타낸 바와 같이 레지스트막(마스크재막)(22)을 형성한다. 또한, 액체 유기 재료는 감광성 수지(예를 들어, 폴리이미드)일 수도 있다. 또한, 액체 유기 재료의 도포는 상기 액체 절연 재료의 도포와 동일하게, 스핀 코팅, 딥 코팅, LSMCD, 슬릿 코팅, 정량 토출 장치에 의한 도포를 이용할 수 있다.
다음으로, 포토리소그래피법에 의해 레지스트막(22)을 노광 및 현상하고, 제 1 도전부로 되는 다결정 실리콘막(14) 위의 콘택트 홀 형성 영역에만 레지스트막(22)을 남겨 마스크 필러(마스크재)(24)로 한다. 이 마스크 필러(24)는 콘택트 홀을 형성하는 절연막의 두께와 동등하거나, 또는 그 이상의 높이로 형성한다. 또한, 그 절연막을 형성하는 액체 성막재의 도포 두께보다 높게 형성할 수도 있다. 또한, 마스크 필러(24)는 필요에 따라 경화 처리를 행한다. 마스크 필러(24)의 경화 처리는, 실시예의 경우, 다음과 같이 하여 행한다.
우선, 마스크 필러(24)를 형성한 유리 기판(10)을 진공 챔버(도시 생략)에 반입(搬入)하고, 진공 챔버 내를, 예를 들어, 1.3㎪(10Torr) 이하, 예를 들어, 0.2Torr 정도로 감압한다. 그리고, 마스크 필러(24)를 소정의 온도, 예를 들어, 100∼150℃(예를 들어, 130℃) 정도의 통상의 포토레지스트의 포스트베이크 온도로 가열하는 동시에, 마스크 필러(24)에 파장 254㎚ 정도의 자외선을 몇 분간 조사한다. 이것에 의해, 마스크 필러(24)는 용존되어 있는 수분이 탈수되는 동시에, 자외선에 의해 가교 반응이 촉진된다. 또한, 마스크 필러(24)는 산소나 수분의 영향 을 받지 않기 때문에, 가교 반응이 촉진되어 치밀해지고, 내열성 및 내약품성이 향상된다.
또한, 마스크 필러(24)의 경화 처리는 필요에 따라 마스크 필러(24)를 포스트베이크 온도 이상으로 가열하는 열처리를 행하는 것으로 할 수도 있다. 이 열처리는, 예를 들어, 300℃∼450℃의 온도에서 10분간 정도 행한다. 이것에 의해, 내열성 및 내약품성이 매우 우수한 마스크 필러로 할 수 있고, 각종 액체 성막 재료의 사용이 가능해진다. 또한, 자외선 조사 분위기는 감압 상태 이외에도, 예를 들어, 산소 및 수분이 실질적으로 존재하지 않는 분위기(예를 들어, 질소 분위기)일 수도 있다.
그 후, 도 1의 (b)에 나타낸 바와 같이, 마스크 필러(24)를 제외한 유리 기판(10)의 전면에 게이트 절연막(26)을 형성한다. 이 게이트 절연막(26)은 하지 절연막(12)과 동일하게 하여 형성할 수 있다. 그리고, 마스크 필러(24)를 제거하고, 도 1의 (c)에 나타낸 바와 같이, 게이트 절연막(26)을 관통한 제 1 콘택트 홀(28)을 형성한다.
또한, 마스크 필러(24)는 게이트 절연막(26)을 형성하기 위한 액체 절연재를 도포하기 전에, 발액 처리를 하는 것이 바람직하다. 이것에 의해, 마스크 필러(24)의 상면에 액체 절연 재료가 부착되는 것을 방지할 수 있어, 마스크 필러(24)의 제거를 용이하게 행할 수 있다. 마스크 필러의 발액 처리는 사플루오르화탄소 등의 불소 원자를 함유하는 가스를 플라즈마에 의해 분해하여 활성인 불소 단원자(單原子)나 이온을 생성하고, 이 활성인 불소에 마스크 필러(24)를 노출 시킴으로써 행할 수 있다.
다음으로, 도 1의 (d)에 나타낸 바와 같이, 게이트 절연막(26)을 덮어 레지스트(30)를 형성한다. 또한, 레지스트(30)를 패터닝하여, 게이트 전극과 대응한 위치에 개구부(32)를 형성한다. 그리고, 도전 재료를 함유하는 액체 재료(예를 들어, 유기 금속 화합물을 주성분으로 하는 액체 재료)를 개구부(32)에 공급하고, 이것을 열처리하여 게이트 전극(34)을 형성한다. 그 후, 레지스트(30)를 제거한다. 또한, 레지스트(30)는 발액막을 사용하여 구성할 수도 있다.
여기서, 도전 재료를 함유하는 액체 재료는 LSMCD나 스핀 코팅, 슬릿 코팅 등에 의해 개구부(32)에 공급할 수도 있지만, 예를 들어, 잉크젯 프린터의 프린터 헤드와 같은 정량 토출 장치에 의해 개구부(32)에 선택적으로 공급하는 것이 좋다. 이것에 의해, 액체 재료의 절약이 도모되는 동시에, 개구부 주변에 대한 액체 재료의 부착을 방지할 수 있고, 또한, 원하는 두께의 게이트 전극(34)을 용이하게 형성할 수 있다.
다음으로, 게이트 전극(34)을 마스크로 하여, 다결정 실리콘막(14)에 적절한 불순물(예를 들어, p형 도전층을 형성할 경우는 붕소 이온)의 주입을 행하고, 도 1의 (e)에 나타낸 바와 같은 소스 영역(16) 및 드레인 영역(18)을 형성하는 동시에, 게이트 전극(34)에 정합(整合)하여 채널 영역(20)이 형성된다. 그 후, 도 1의 (e)에 나타낸 바와 같이, 유리 기판(10)의 전체에 마스크재인 레지스트막(36)을 형성한다. 또한, 포토리소그래피법을 이용하여 레지스트막(36)을 노광 및 현상한다.
그리고, 도 2의 (a)에 나타낸 바와 같이, 콘택트 홀 형성 영역으로 되는 제 1 콘택트 홀(28)과 대응한 위치 및 게이트 전극(34)의 소정 위치에 레지스트막(36)으로 이루어지는 마스크 필러(40)를 형성한다. 이들 마스크 필러(40) 중 다결정 실리콘막(14)의 소스 영역(16)과 드레인 영역(18)에 대응한 위치의 것은, 하단(下端)이 제 1 콘택트 홀(28)을 통하여 소스 영역(16)과 드레인 영역(18)의 상면에 접촉하고 있다. 이 마스크 필러(40)는 필요에 따라 상기와 동일하게 경화 처리를 행한다.
또한, 마스크 필러(40)는, 도 2의 (a)의 우측에 도시되어 있는 바와 같이, 게이트 절연막(26) 위의 부분이 제 1 콘택트 홀(28)보다 커지도록 형성할 수도 있다. 이것에 의해, 후술하는 바와 같이 마스크 필러(40)를 제거하여 형성한 콘택트 홀에 단차(段差)가 형성되고(도 2의 (b) 참조), 콘택트 홀의 스텝 커버리지(step coverage)가 향상되어 콘택트 홀 내에서의 단선(斷線)을 방지할 수 있다.
다음으로, 도 2의 (b)에 나타낸 바와 같이, 마스크 필러(40)의 주위, 즉, 마스크 필러(40)를 제외한 유리 기판(10)의 전면에 이산화규소 등으로 이루어지는 절연막(42)을 형성한다. 이 절연막(42)은, 하지 절연막(12) 등과 동일하게, 액체 절연 재료를 LSMCD나 스핀 코팅, 슬릿 코팅 등에 의해 도포하고, 그것을 열처리하여 형성할 수 있다. 이것에 의해, 표면의 평탄화가 가능해진다. 그 후, 마스크 필러(40)를 에싱하여 제거하고, 절연막(42)에 제 2 콘택트 홀(44)을 형성한다. 이 때, 제 1 콘택트 홀(28)도 관통시킨다. 또한, 절연막(42)은 액체 재료를 사용한 도포 방법 이외에도, 예를 들어, 스퍼터링 등에 의해 형성하는 것도 가능하다.
다음으로, 도 2의 (c)에 나타낸 바와 같이, 정량 토출 장치(도시 생략)를 사 용하여, 콘택트 홀(28, 44)에 유기 금속 화합물을 주성분으로 한 액체 콘택트 형성 재료를 공급한다. 그 후, 콘택트 홀(28, 44) 내의 액체 콘택트 형성 재료를 소성하여 고화시키고, 콘택트 플러그(46)로 한다. 또한, 콘택트 홀(28, 44)을 관통시켰을 때에 기판 전체에 자외선을 조사하고, 제 1 콘택트 홀(28)의 저면(底面), 즉, 제 1 도전부로 되는 소스 영역(16), 드레인 영역(18), 게이트 전극(34)의 콘택트 플러그 형성 영역을 친액 처리하는 것이 좋다. 이들을 친액 처리함으로써, 콘택트 플러그(46)와의 밀착성 및 접합성이 향상되어 전기 저항을 작게 할 수 있다.
또한, 절연층(42)을 덮어 레지스트(48)를 형성한다. 그리고, 마스크(도시 생략)를 통하여 레지스트(48)에 자외선을 조사하여 패터닝하고, 레지스트(48)에 배선 홈(50)을 형성한다. 그 후, 예를 들어, 투명 도전막을 구성하는 ITO의 미세 분말이나 금속 미립자를 유기 용매에 분산시킨 액체 배선 재료를 정량 토출 장치를 사용하여 배선 홈(50)에 공급하고, 이것을 열처리하여 제 2 도전부로 되는 배선(52)을 형성한다. 이것에 의해, 제 1 도전부인 소스 영역(16), 드레인 영역(18), 게이트 전극(34)과 제 2 도전부인 배선(52)이 콘택트 홀에 설치한 콘택트 플러그(46)를 통하여 전기적으로 접속된다. 이 배선(52)은 액정 패널(도시 생략)의 투명 전극과 일체로 형성할 수도 있다. 다음으로, 레지스트(48)를 제거한다(도 2의 (d) 참조). 그 후, 배선(52)을 덮어 이산화규소 및 질화규소(SiN) 등의 패시베이션막을 형성한다.
또한, 콘택트 플러그(46) 및 배선(52)을 형성하는 도전 재료로서는 동일 또는 이종(異種)의 것을 채용할 수 있다. 또한, 콘택트 플러그(46) 및 배선(52)을 동일한 공정에 의해 형성하는 것으로 할 수도 있으며, 즉, 콘택트 홀(28, 44)에 도전 재료를 충전하면서 배선 홈(50)에 배선(52)을 형성할 수 있다. 이 경우, 콘택트 플러그(46) 및 배선(52)을 형성하는 도전 재료는 동일한 것을 사용하게 된다.
이와 같이, 실시예에서는 콘택트 홀의 형성 위치에 마스크 필러를 설치하고, 그 후, 마스크 필러의 주위에 절연막을 형성하여 마스크 필러를 제거함으로써, 콘택트 홀을 형성하고 있다. 이 때문에, 실시예에서는 절연막의 에칭을 행하지 않고 콘택트 홀을 형성할 수 있어, 고가의 진공 장치를 필요로 하지 않으며, 공정 수를 삭감할 수 있어, 공정의 간소화가 도모된다. 또한, 콘택트 홀의 형성을 신속하게 행할 수 있는 동시에, 콘택트 홀을 형성하기 위한 수고와 에너지를 절감할 수 있어, 전자 디바이스의 비용을 저감시킬 수 있다. 또한, 실시예에서는 마스크 필러(40)를 제거하여 콘택트 홀을 형성하고, 콘택트 홀에만 액체 플러그 형성 재료를 공급하도록 하고 있기 때문에, 콘택트 플러그 형성 재료의 사용량을 대폭으로 삭감할 수 있다.
도 3은 제 2 실시예의 콘택트 홀 형성 방법을 설명하는 요부 공정도이다. 도 3에 있어서, 우선, 상기 제 1 실시예와 동일하게, 유리 기판(10)의 표면에 하지 절연막(12)을 형성하고, 그 위에 다결정 실리콘막(14)을 설치한다. 그 후, 다결정 실리콘막(14)과 하지 절연막(12)을 덮어 레지스트막(도시 생략)을 형성한다. 다음으로, 레지스트막을 노광 및 현상하고, 도 3의 (a)에 나타낸 바와 같이, 다결정 실리콘막(14) 위의 콘택트 홀을 형성하는 소정 위치에 마스크 필러(24)를 형성한다. 또한, 마스크 필러(24)를 경화 처리 및 발액 처리한 후, 마스크 필러(24)의 주위에 이산화규소 등으로 이루어지는 게이트 절연막(26)을 형성한다.
그 후, 도 3의 (b)에 나타낸 바와 같이, 마스크 필러(24)를 남긴 상태에서 게이트 절연막(26) 위에 레지스트(30)를 형성한다. 그리고, 마스크(도시 생략)를 통하여 레지스트(30)에 자외선을 조사하여 패터닝하고, 레지스트(30)에 개구부(32)를 형성한다. 다음으로, 개구부(32)에 액체 전극재 재료를 주입하여 소성하고, 게이트 절연막(26) 위에 게이트 전극(34)을 형성한다. 그 후, 레지스트(30)를 제거한다.
다음으로, 게이트 전극(34)을 마스크로 하여 다결정 실리콘막(14)에 불순물을 주입하고, 도 3의 (c)에 나타낸 바와 같이, 소스 영역(16) 및 드레인 영역(18)을 형성한다. 그 후, 게이트 전극(34) 및 게이트 절연막(26)을 덮어 레지스트막(36)을 형성한다. 또한, 레지스트막(36)을 노광 및 현상하여 패터닝하고, 도 3의 (d)에 나타낸 바와 같이, 마스크 필러(24) 위와 게이트 전극(34)의 소정 위치에 마스크 필러(40)를 형성한다. 그 후, 마스크 필러(40)를 경화 처리 및 발액 처리하고, 도 3의 (e)에 나타낸 바와 같이, 마스크 필러(40)의 주위에 절연막(42)을 형성한다. 그리고, 마스크 필러(40, 24)를 제거하고, 절연층(42)에 제 2 콘택트 홀(44)을 형성하는 동시에, 그 하측의 게이트 절연막(26)에 제 1 콘택트 홀(28)을 형성한다. 그 후는 상기한 도 2의 (c) 및 (d)의 공정을 행하여, TFT를 완성시킨다.
이와 같이, 이 제 2 실시예의 콘택트 형성 방법에서는, 게이트 절연막(26)을 형성할 때에 설치한 마스크 필러(24)를 레지스트막(36)으로 이루어지는 마스크 필 러(40)와 함께 제거하도록 하고 있기 때문에, 공정의 간소화를 한층 더 도모할 수 있다.
도 4는 제 3 실시예의 콘택트 홀 형성 방법을 설명하는 공정도로서, 이른바 포토 에칭에 의해 콘택트 홀을 형성하는 공정도이다. 또한, 이 제 3 실시예에서는, 도 4의 (a)에 나타낸 바와 같이, 실리콘 웨이퍼나 유리 등의 기판(60) 상면에 절연막(62)을 통하여 불순물을 확산시킨 제 1 도전부로 되는 실리콘막(64)이 이미 형성되어 있는 것으로 한다.
그래서, 이 제 3 실시예의 콘택트 홀 형성 방법에서는, 도 4의 (a)에 나타낸 바와 같이, 우선, 실리콘막(64) 위에 알루미늄(Al)이나 구리(Cu) 등의 무기 재료로 이루어지는 마스크재막(66)을 성막한다. 이 무기 재료로 이루어지는 마스크재막(66)은 진공 증착이나 스퍼터링 등의 물리 증착, CVD 등의 화학 증착에 의해 형성한다.
다음으로, 마스크재막(66) 위에 포토레지스트를 도포하여 건조시키고, 레지스트막(68)을 형성한다. 그 후, 포토리소그래피법에 의해 레지스트막(68)을 노광 및 현상하고, 도 4의 (b)에 나타낸 바와 같이, 마스크재막(66)의 콘택트 홀의 형성 영역과 대응한 위치에만 레지스트막(68)을 남긴다. 또한, 마스크재막(66)을 용해 가능한 에칭액에 기판(60)을 침지시키고, 마스크재막(66)의 에칭을 행한다. 이것에 의해, 도 4의 (c)에 나타낸 바와 같이, 레지스트막(68)의 하측에만 마스크재막(66)이 마스크 필러(70)로서 남겨진다.
다음으로, 레지스트막(68)을 에싱 등에 의해 제거한 후, 도 4의 (d)에 나타 낸 바와 같이, 마스크 필러(70)를 제외한 기판(60)의 전면에 절연막(72)을 형성한다. 이어서, 마스크 필러(70)를 형성한 상태에서 절연막(72)에 대한 열처리를 행하고, 상기 절연막(72)을 경화시킨다. 또한, 절연막(72)을 설치한 기판(60)을 에칭액에 침지시키고, 마스크재인 마스크 필러(70)를 에칭하여 제거한다. 이것에 의해, 도 4의 (e)에 나타낸 바와 같이, 절연막(72)을 관통한 콘택트 홀(74)이 형성된다. 그 후, 상기와 동일하게 하여 절연막(72) 위에 배선층(도시 생략)을 형성하고, 이 배선층과 실리콘막(64)을 콘택트 홀(74)에 설치한 콘택트 플러그 등을 통하여 전기적으로 접속한다.
이와 같이, 무기 재료로 이루어지는 마스크재를 사용함으로써, 제 1 도전부의 재질에 따른 콘택트재를 선택함으로써, 콘택트 홀을 형성하기 위한 에칭에 의한 하부 도전부에 주는 손상을 없앨 수 있다. 따라서, 콘택트 홀 내에 배치되는 도전성 재료와의 밀착성 및 접합성이 개선되어, 접속 저항을 작게 할 수 있다. 또한, 마스크 필러(70)를 형성하는 에칭 시에, 이른바 오버 에칭으로 된 경우일지라도, 하층의 실리콘막(64)에 손상을 주지 않아, 마스크 필러(70)가 작게 형성된다. 따라서, 이 마스크 필러(70)에 의한 콘택트 홀(74)은 작게 형성될 뿐이기 때문에, 다른 도전부와의 단락(短絡)이나 내압(耐壓) 부족 등을 발생시킬 우려가 없다.
또한, 마스크재로서 감광성이 없는 폴리이미드 등의 유기 재료를 사용할 경우, 유기 재료에 의한 마스크재막을 형성하고, 이것을 포토 에칭함으로써, 마스크 필러를 형성할 수 있어, 콘택트 홀을 형성할 수 있다.
도 5는 제 4 실시예의 설명도이다. 이 실시예의 콘택트 홀 형성 방법은, 잉 크젯 프린터의 프린터 헤드와 같은 정량 토출 장치(80)에 의해 액체 마스크 재료(82)를 도포하여 마스크재를 형성한다. 이 경우, 예를 들어, 절연 기판(84)에 형성된 하부 도전부(제 1 도전부)(86)의 콘택트 홀 형성 영역(88)에만 선택적으로 액체 마스크 재료(82)를 공급한다. 그리고, 콘택트 홀 형성 영역(88)에 공급한 액체 마스크 재료(82)를 고화시킴으로써, 콘택트 홀 형성 영역(88)에 마스크재를 형성한다.
또한, 이 경우, 콘택트 홀 형성 영역(88)에 액체 마스크 재료(82)를 도포하기 전에, 콘택트 홀 형성 영역(88)을 친액화하는 동시에, 그 주위(90)를 발액화하는 표면 처리 공정을 행하는 것이 바람직하다. 이것에 의해, 액체 마스크 재료(82)가 콘택트 홀 형성 영역(88)의 주위(90)로 확산되는 것을 방지할 수 있다. 또한, 액체 마스크 재료의 콘택트 홀 형성 영역(88)에 대한 습윤성이 향상되고, 액체 마스크 재료의 부착성이 향상되어 콘택트 홀 형성 영역(88)으로의 액체 마스크 재료의 공급량을 증가시킬 수 있다. 또한, 주위(90)의 발액 처리는 주위(90)에 불소 수지 등의 발액막을 형성하여 행할 수도 있다.
본 발명은 상기 실시예에 한정되지 않으며, 특허청구범위를 일탈하지 않는 범위에서 다양한 변경을 행할 수 있다. 예를 들면, 상기 실시예의 각 구성은 그 일부를 생략하거나, 상기와는 상이해지도록 임의로 조합할 수 있다.
본 발명에 의하면, 진공 장치를 사용하지 않고 콘택트 홀을 형성할 수 있다.
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- 기판 위에 설치된 제 1 도전부(導電部)에 겹치도록 상기 기판 위의 일부에 마스크 형성 재료를 포함하는 액체 재료를 배치하는 도포 공정과,상기 기판 위에 배치한 상기 액체 재료를 고화하여 마스크재를 형성하는 고화 공정과,상기 기판 위의 상기 마스크재의 주위에 상기 마스크재와 겹치지 않도록 절연막을 형성하는 절연막 형성 공정과,상기 마스크재를 제거하여 상기 절연막에 관통 구멍을 형성하는 콘택트 홀 형성 공정을 갖는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 제 28 항에 있어서,상기 관통 구멍에 도전재를 충전하고, 제 2 도전부를 형성하는 충전 공정을 갖는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 제 28 항에 있어서,상기 액체 재료는 액체방울 토출 장치를 사용한 액체방울 토출법에 의해 배치되는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 제 28 항에 있어서,상기 도포 공정에 앞서, 상기 액체 재료가 배치되는 액체 재료 배치 영역을, 상기 액체 재료 배치 영역의 주위의 영역으로부터 상기 액체 재료에 대하여 친액화(親液化)시키는 친액화 공정을 더 포함하는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 제 28 항에 있어서,상기 도포 공정에 앞서, 상기 액체 재료가 배치되는 액체 재료 배치 영역의 주위의 영역을, 상기 액체 재료 배치 영역으로부터 상기 액체 재료에 대하여 발액화(撥液化)시키는 발액화 공정을 더 포함하는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 제 28 항에 있어서,상기 마스크 형성 재료가 유기 재료를 포함하는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 제 28 항에 있어서,상기 액체 재료를 고화하는 공정이 상기 액체 재료에 자외선을 조사하여 상기 액체 재료의 가교(架橋) 반응을 촉진시키는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 제 28 항에 있어서,상기 액체 재료를 고화하는 공정이 산소와 수분이 실질적으로 존재하지 않는 분위기 하에서, 상기 액체 재료를 소정 온도로 가열하면서 상기 액체 재료에 자외선을 조사하는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 제 28 항에 있어서,상기 액체 재료를 고화하는 공정이 감압(減壓) 하에서 상기 액체 재료를 소정 온도로 가열하면서 상기 액체 재료에 자외선을 조사하는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 제 28 항에 있어서,상기 절연막 형성 공정이 상기 기판에 액체 절연 재료를 도포하는 절연 재료 도포 공정과, 도포한 상기 액체 절연 재료를 고화하는 절연 재료 고화 공정을 포함하는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 제 37 항에 있어서,상기 절연막 형성 공정이 상기 절연 재료의 도포에 앞서, 상기 마스크재를 상기 절연 재료에 대하여 발액 처리하는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 기판 위에 설치된 제 1 도전부에 겹치도록 제 1 마스크재를 형성하는 제 1 마스크재 형성 공정과,상기 기판 위의 상기 제 1 마스크재의 주위에 상기 제 1 마스크재와 겹치지 않도록 1 절연막을 형성하는 제 1 절연막 형성 공정과.상기 제 1 마스크재를 제거하여 상기 제 1 절연막에 상기 제 1 관통 구멍을 형성하는 제 1 콘택트 홀 형성 공정과,상기 제 1 관통 구멍에 제 2 마스크재를 형성하는 제 2 마스크재 형성 공정과,상기 제 1 절연막 위의 상기 제 2 마스크재의 주위에 상기 제 2 마스크재와 겹치지 않도록 제 2 절연막을 형성하는 제 2 절연막 형성 공정과,상기 제 2 마스크재를 제거하여 상기 제 2 절연막에 상기 제 1 관통 구멍과 겹치는 제 2 관통 구멍을 형성하는 제 2 콘택트 홀 형성 공정을 갖는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 기판 위에 설치된 제 1 도전부에 겹치도록 제 1 마스크재를 형성하는 제 1 마스크재 형성 공정과,상기 기판 위의 상기 제 1 마스크재의 주위에 상기 제 1 마스크재와 겹치지 않도록 제 1 절연막을 형성하는 제 1 절연막 형성 공정과,상기 제 1 마스크재 위에 상기 제 1 마스크재와 겹치도록 제 2 마스크재를 형성하는 제 2 마스크재 형성 공정과,상기 제 1 절연막 위의 상기 제 2 마스크재의 주위에 상기 제 2 마스크재와 겹치지 않도록 제 2 절연막을 형성하는 제 2 절연막 형성 공정과,상기 제 1 마스크재와 상기 제 2 마스크재를 제거하여 상기 제 1 절연막과 상기 제 2 절연막을 관통하는 관통 구멍을 형성하는 콘택트 홀 형성 공정을 갖는 것을 특징으로 하는 콘택트 홀 형성 방법.
- 제 28 항 내지 제 40 항 중 어느 한 항에 기재된 콘택트 홀 형성 방법을 사용하는 것을 특징으로 하는 배선 형성 기판의 제조 방법.
- 제 28 항 내지 제 40 항 중 어느 한 항에 기재된 콘택트 홀 형성 방법을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판 위에 소스 및 드레인 영역을 포함하는 반도체막을 형성하는 공정과,상기 소스 및 상기 드레인 영역 위에서의 콘택트 플러그 형성 영역에 제 1 마스크재를 설치하는 공정과,상기 콘택트 플러그 형성 영역을 제외한 상기 반도체막 위에 게이트 절연막을 형성하는 공정과,상기 제 1 마스크재를 제거하는 공정과,상기 게이트 절연막 위에 게이트 전극 형성 영역이 개구되어 이루어지는 제 2 마스크재를 설치하는 공정과,개구된 상기 게이트 전극 형성 영역에 게이트 전극을 형성하는 공정과,상기 제 2 마스크재를 제거하는 공정과,상기 소스 및 상기 드레인 영역에서의 콘택트 플러그 형성 영역 위에 제 3 마스크재를 설치하는 공정과,상기 콘택트 플러그 형성 영역을 제외한 상기 게이트 전극 및 상기 게이트 절연막 위에 액체 재료를 도포하여 층간절연막을 형성하는 공정과,상기 제 3 마스크재를 제거하는 공정과,상기 제 3 마스크재 제거 후, 상기 콘택트 플러그 형성 영역에 콘택트 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판 위에 소스 및 드레인 영역을 포함하는 반도체막을 형성하는 공정과,상기 소스 및 상기 드레인 영역 위에서의 콘택트 플러그 형성 영역에 제 1 마스크재를 설치하는 공정과,상기 콘택트 플러그 형성 영역을 제외한 상기 반도체막 위에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막 위에 게이트 전극 형성 영역이 개구되어 이루어지는 제 2 마스크재를 설치하는 공정과,개구된 상기 게이트 전극 형성 영역에 게이트 전극을 형성하는 공정과,상기 제 2 마스크재를 제거하는 공정과,상기 제 1 마스크재 위에 제 3 마스크재를 설치하는 공정과,상기 콘택트 플러그 형성 영역을 제외한 상기 게이트 전극 및 상기 게이트 절연막 위에 층간절연막을 형성하는 공정과,상기 제 1 마스크재 및 상기 제 3 마스크재를 제거하는 공정과,상기 제 1 마스크재 및 상기 제 3 마스크재를 제거한 후, 상기 콘택트 플러그 형성 영역에 콘택트 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 43 항 또는 제 44 항에 기재된 반도체 장치의 제조 방법을 사용하는 것을 특징으로 하는 전자 디바이스의 제조 방법.
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Families Citing this family (20)
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| US7696625B2 (en) * | 2004-11-30 | 2010-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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| JP5230145B2 (ja) * | 2006-08-29 | 2013-07-10 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| US7736936B2 (en) * | 2006-08-29 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming display device that includes removing mask to form opening in insulating film |
| JP2008153354A (ja) * | 2006-12-15 | 2008-07-03 | Sony Corp | 有機半導体パターンの形成方法および半導体装置の製造方法 |
| JP5727204B2 (ja) | 2009-12-11 | 2015-06-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5091962B2 (ja) * | 2010-03-03 | 2012-12-05 | 株式会社東芝 | 半導体装置 |
| JP2012186455A (ja) * | 2011-02-16 | 2012-09-27 | Ricoh Co Ltd | ホール形成方法、並びに該方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステム |
| TW201308616A (zh) * | 2011-08-03 | 2013-02-16 | Motech Ind Inc | 於基板上形成導電性圖案之方法 |
| JP6254459B2 (ja) * | 2014-02-27 | 2017-12-27 | 東京エレクトロン株式会社 | 重合膜の耐薬品性改善方法、重合膜の成膜方法、成膜装置、および電子製品の製造方法 |
| CN104022042B (zh) * | 2014-06-10 | 2017-01-25 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜晶体管的制作方法和阵列基板的制作方法 |
| KR102352232B1 (ko) * | 2015-06-15 | 2022-01-17 | 삼성전자주식회사 | 콘택 구조체들을 갖는 반도체 소자의 제조 방법 |
| KR101626536B1 (ko) * | 2015-07-03 | 2016-06-01 | 페어차일드코리아반도체 주식회사 | 반도체 패키지 및 그 제조 방법 |
| US20170068359A1 (en) * | 2015-09-08 | 2017-03-09 | Apple Inc. | Encapsulated Metal Nanowires |
| KR102258317B1 (ko) * | 2015-11-06 | 2021-06-01 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법 |
| CN113655695B (zh) * | 2021-09-02 | 2023-11-07 | 西华大学 | 一种基于介质微球超分辨成像的复合光刻对准系统及方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940010199A (ko) * | 1992-10-13 | 1994-05-24 | 문정환 | 반도체장치의 역 콘택 제조방법 |
| JPH06291080A (ja) * | 1993-04-02 | 1994-10-18 | Sharp Corp | 電極の製造方法 |
| JP2001267320A (ja) * | 2000-03-14 | 2001-09-28 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4185294A (en) * | 1975-12-10 | 1980-01-22 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor device and a method for manufacturing the same |
| JPH0290653A (ja) | 1988-09-28 | 1990-03-30 | Nec Corp | 多層配線半導体装置の製造方法 |
| JP2726502B2 (ja) * | 1989-08-10 | 1998-03-11 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH03136245A (ja) | 1989-10-21 | 1991-06-11 | Sony Corp | 半導体装置の製造方法 |
| US5219787A (en) * | 1990-07-23 | 1993-06-15 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming channels, vias and components in substrates |
| JPH07120516B2 (ja) | 1990-07-26 | 1995-12-20 | 株式会社東芝 | 低エネルギ−電子の照射方法および照射装置 |
| JPH07122637A (ja) | 1993-10-25 | 1995-05-12 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH07122638A (ja) | 1993-10-26 | 1995-05-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07161711A (ja) | 1993-12-10 | 1995-06-23 | Hitachi Ltd | パターン形成法 |
| JPH08124840A (ja) | 1994-10-20 | 1996-05-17 | Shimada Phys & Chem Ind Co Ltd | 液状樹脂の成膜方法 |
| US5723381A (en) | 1995-09-27 | 1998-03-03 | Siemens Aktiengesellschaft | Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud |
| KR0179289B1 (ko) * | 1996-04-12 | 1999-04-15 | 문정환 | 금속배선 형성방법 |
| JPH09312336A (ja) | 1996-05-20 | 1997-12-02 | Yamaha Corp | 接続孔形成法 |
| JPH10112499A (ja) | 1996-08-12 | 1998-04-28 | Sony Corp | 金属プラグおよび／または金属配線の形成方法 |
| US6010955A (en) * | 1996-09-23 | 2000-01-04 | Kabushiki Kaisha Toshiba | Electrical connection forming process for semiconductor devices |
| US6010954A (en) * | 1997-07-11 | 2000-01-04 | Chartered Semiconductor Manufacturing, Ltd. | Cmos gate architecture for integration of salicide process in sub 0.1 . .muM devices |
| TW360949B (en) | 1997-12-19 | 1999-06-11 | United Microelectronics Corp | Dual damascene process |
| JP3080073B2 (ja) | 1998-06-16 | 2000-08-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000269336A (ja) | 1999-03-19 | 2000-09-29 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP3806596B2 (ja) * | 1999-12-27 | 2006-08-09 | 三洋電機株式会社 | 表示装置およびその製造方法 |
| JP4035968B2 (ja) | 2000-06-30 | 2008-01-23 | セイコーエプソン株式会社 | 導電膜パターンの形成方法 |
| TW498435B (en) * | 2000-08-15 | 2002-08-11 | Hitachi Ltd | Method of producing semiconductor integrated circuit device and method of producing multi-chip module |
| US6958508B2 (en) * | 2000-10-17 | 2005-10-25 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory having ferroelectric capacitor insulative film |
| JP3526548B2 (ja) * | 2000-11-29 | 2004-05-17 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP3520853B2 (ja) * | 2001-01-26 | 2004-04-19 | 株式会社村田製作所 | 弾性表面波素子及びその製造方法 |
| US7118943B2 (en) * | 2002-04-22 | 2006-10-10 | Seiko Epson Corporation | Production method of a thin film device, production method of a transistor, electro-optical apparatus and electronic equipment |
| US7405033B2 (en) * | 2003-01-17 | 2008-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing resist pattern and method for manufacturing semiconductor device |
-
2004
- 2004-01-21 JP JP2004013228A patent/JP2004304162A/ja not_active Withdrawn
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- 2004-03-12 CN CNB2004100396490A patent/CN100380626C/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940010199A (ko) * | 1992-10-13 | 1994-05-24 | 문정환 | 반도체장치의 역 콘택 제조방법 |
| JPH06291080A (ja) * | 1993-04-02 | 1994-10-18 | Sharp Corp | 電極の製造方法 |
| JP2001267320A (ja) * | 2000-03-14 | 2001-09-28 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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