KR19990060895A - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 51
- 239000011521 glass Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 28
- 238000001312 dry etching Methods 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 13
- 229910052760 oxygen Inorganic materials 0.000 claims description 13
- 239000001301 oxygen Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 abstract description 11
- 238000001039 wet etching Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 17
- 238000000151 deposition Methods 0.000 description 6
- 238000005452 bending Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
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- Chemical Kinetics & Catalysis (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 소자의 제조 공정중 제 1 절연막, 스핀 온 글라스(Spin On Glass; SOG)막 및 제 2 절연막으로 이루어지는 금속 층간 절연막에서, 스핀 온 글라스막을 건식 식각 공정에 의해 비아 콘택홀(via contact hole)을 1차로 형성하고, 비아 콘택홀을 포함한 스핀 온 글라스막상에 제 2 절연막을 형성한 후에 건식 식각 공정으로 다시 비아 콘택홀을 2차로 형성하므로써, 습식 식각 없이 포지티브 경사(positive slope)를 갖는 비아 콘택홀을 얻을 수 있을 뿐만 아니라 비아 콘택홀 측벽면에 스핀 온 글라스막이 노출되지 않기 때문에 스핀 온 글라스막의 굴곡(bowing) 현상을 배제시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 제 1 절연막, 스핀 온 글라스(Spin On Glass; SOG)막 및 제 2 절연막으로 이루어진 금속 층간 절연막에 형성되는 비아 콘택홀(via contact hole)이 습식 식각 없이 포지티브 경사(positive slope)를 갖게 하여 스텝 커버리지(step coverage)를 개선시키고, 비아 콘택홀 측벽면에 스핀 온 글라스막이 노출되지 않도록 하여 스핀 온 글라스막의 굴곡(bowing) 현상을 배제시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 다층간 금속 배선을 사용하는 초고집적 반도체 소자 제조에 있어서, 금속 층간 절연막으로 스핀 온 글라스막이 널리 사용되고 있다. 스핀 온 글라스막이 널리 사용되는 이유는 회전 도포 후 열 경화 방법으로 형성하기 때문에 금속 패턴간의 간극 매립 특성이 다른 방법보다 탁월하고 평탄화 특성이 우수할 뿐만 아니라 공정이 단순하고 공정 단가가 저렴하기 때문이다.
다층간 금속 배선 형성시, 하부 금속 배선과 상부 금속 배선을 연결하기 위해 하부 금속 배선 상에 형성된 금속 층간 절연막을 습식 식각 및 건식 식각 공정으로 포지티브 경사를 갖는 비아 콘택홀을 형성하고, 후속으로 상부 금속 배선 형성용 금속층을 증착 한다.
도 1은 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(1)상에 하부 금속 배선(2)이 형성된다. 하부 금속 배선(2)을 포함한 전체 구조상에 제 1 절연막(3), 스핀 온 글라스막(4) 및 제 2 절연막(5)를 순차적으로 형성하여 금속 층간 절연막(6)이 완성된다. 금속 층간 절연막(6)의 선택된 부분을 습식 식각 및 건식 식각 공정으로 식각하여 하부 금속 배선(2)이 노출되는 포지티브 경사를 갖는 비아 콘택홀(7)이 형성된다. 비아 콘택홀(7) 형성시 식각 마스크로 사용되는 감광막은 주로 산소 플라즈마를 이용하여 제거하게 되는데, 스핀 온 글라스막(4)이 산소 플라즈마와의 반응으로 수축하여 비아 콘택홀(7)의 측벽면에 굴곡(bowing) 현상을 유발시키게 된다. 이러한 비아 콘택홀(7)을 포함한 전체 구조 상에 금속층 증착 및 패터닝 공정으로 상부 금속 배선(8)이 형성된다.
상기한 종래 방법에 의해 형성된 비아 콘택홀(7)은 측벽면에 굴곡 현상이 발생되기 때문에 상부 금속 배선(8)을 형성하기 위한 금속층 증착시 금속 스텝 커버리지가 불량하게 되어 비아 콘택홀(7) 부분에서 상부 금속 배선(8)의 단선 또는 가늘어지는 현상이 발생할 수 있고(저온에서 금속층을 증착할 경우), 또한 비아 콘택홀(7) 부분에서 상부 금속 배선(8)에 보이드(void)가 발생할 수 있다(고온에서 금속층을 증착할 경우). 이와 같은 상부 금속 배선(8)의 비아 콘택홀(7) 내에서의 단선, 세선 및 보이드 등의 문제점으로 인하여 배선 불량, 저항 증가, 소자 사용중 전류열에 의한 단선 등이 발생하여 소자의 수율 저하나 수명의 단축 등이 초래된다.
따라서, 본 발명은 제 1 절연막, 스핀 온 글라스막 및 제 2 절연막으로 이루어진 금속 층간 절연막에 형성되는 비아 콘택홀을 습식 식각 없이 포지티브 경사를 갖게 하고, 비아 콘택홀 측벽면에 스핀 온 글라스막이 노출되지 않도록 하여 스핀 온 글라스막의 굴곡 현상을 배제시키므로써, 금속 스텝 커버리지가 개선되어 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 하부 금속 배선을 형성하고, 상기 하부 금속 배선을 포함한 전체 구조 상에 제 1 절연막 및 스핀 온 글라스막을 순차적으로 형성하는 단계; 제 1 감광막 패턴을 식각 마스크로 한 건식 식각 공정으로 상기 스핀 온 글라스막 및 상기 제 1 절연막을 순차적으로 식각하여 제 1 비아 콘택홀을 형성하는 단계; 상기 제 1 감광막 패턴을 산소 플라즈마로 제거하되, 산소 플라즈마의 노출시간을 증가시켜 상기 제 1 비아 콘택홀의 크기보다 큰 제 2 비아 콘택홀을 형성하는 단계; 상기 제 2 비아 콘택홀을 포함한 전체 구조상에 제 2 절연막을 형성하는 단계; 및 제 2 감광막 패턴을 식각 마스크로 한 건식 식각 공정으로 상기 제 2 절연막을 식각한 후, 상기 제 2 감광막 패턴을 제거하여 비아 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 제조 방법을 설명하기 위해 도시된 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 소자의 단면도.
도면의 주요부분에 대한 기호설명
1 및 11: 기판 2 및 12: 하부 금속 배선
3 및 13: 제 1 절연막 4 및 14: 스핀 온 글라스막
5 및 15: 제 2 절연막 6 및 16: 금속 층간 절연막
7 및 17: 비아 콘택홀 8 및 18: 상부 금속 배선
17A 및 17B: 제 1 및 2 비아 콘택홀 21: 제 1 감광막 패턴
22: 제 2 감광막 패턴
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(11)상에 하부 금속 배선(12)이 형성된다. 하부 금속 배선(12)을 포함한 전체 구조 상에 실리콘 나이트라이드(silicon nitride)로된 제 1 절연막(13) 및 스핀 온 글라스막(14)이 순차적으로 형성된다. 비아 콘택 마스크를 사용한 포토리소그라피(photolithography) 공정으로 스핀 온 글라스막(14)상에 제 1 감광막 패턴(21)을 형성하고, 제 1 감광막 패턴(21)을 식각 마스크로 한 건식 식각 공정으로 스핀 온 글라스막(14) 및 제 1 절연막(13)의 선택된 부분을 식각하여 하부 금속 배선(12)이 노출된 제 1 비아 콘택홀(17A)을 형성한다. 제 1 비아 콘택홀(17A)의 형상은 수직 모양을 갖는다.
도 2(b)를 참조하면, 제 1 감광막 패턴(21)을 산소 플라즈마를 이용하여 제거한다. 이때 스핀 온 글라스막(14) 내의 유기 성분량(5 내지 20 wt%)에 따라 산소 플라즈마를 기존 노출 시간보다 50 내지 200초간 더 노출시켜 유기 성분의 스핀 온 글라스막(14)이 산소 플라즈마와 반응되어 일부 식각된다. 산소 플라즈마에 의해 제 1 비아 콘택홀(17A)을 이루는 스핀 온 글라스막(14)은 상단이 하단보다 많이 식각되어져 포지티브 경사를 갖으며, 제 1 비아 콘택홀(17A)의 크기보다 1.5 내지 2.5배 정도 큰 제 2 비아 콘택홀(17B)이 형성된다.
도 2(c)를 참조하면, 제 2 비아 콘택홀(17B)을 포함한 스핀 온 글라스막(14)상에 실리콘 리치 옥사이드(silicon rich oxide) 또는 O3-TEOS로 된 제 2 절연막(15)을 형성하여 금속 층간 절연막(16)을 완성하고, 비아 콘택 마스크를 다시 사용한 포토리소그라피 공정으로 금속 층간 절연막(16)상에 제 2 감광막 패턴(22)을 형성한 후, 제 2 감광막 패턴(22)을 식각 마스크로 한 건식 식각 공정으로 제 2 절연막(15)의 선택된 부분을 식각하여 하부 금속 배선(12)이 노출된 비아 콘택홀(17)을 형성한다.
상기에서, 비아 콘택홀(17)의 형상은 습식 식각 및 건식 식각 공정으로 형성된 모양과 비슷한 포지티브 경사를 이루며, 비아 콘택홀(17)의 측벽면은 제 2 절연막(15)만이 존재하게 되어 스핀 온 글라스막(14)이 노출되지 않는다.
도 2(d)를 참조하면, 제 2 감광막 패턴(22)을 산소 플라즈마를 이용하여 제거한 후, 비아 콘택홀(17)을 포함한 금속 층간 절연막(16)상에 금속층 증착 및 패터닝 공정으로 상부 금속 배선(18)이 형성된다.
상기에서, 상부 금속 배선(18)을 형성하기 위한 금속층 증착 공정은 저온 증착 방식 및/또는 고온 증착 방식을 적용한다.
상기한 본 발명에 의해 형성된 비아 콘택홀(17)은 측벽면에 스핀 온 글라스막(14)이 노출되지 않기 때문에 산소 플라즈마에 의한 굴곡 현상이 발생되지 않고, 또한 포지티브 경사를 갖기 때문에 상부 금속 배선(18)을 형성하기 위한 금속층 증착시 금속 스텝 커버리지가 우수하여 비아 콘택홀(17) 부분에서 상부 금속 배선(18)의 단선 또는 가늘어지는 현상이 방지된다.
상술한 바와 같이, 본 발명은 비아 콘택홀의 형상을 포지티브 경사를 갖게 하므로 스텝 커버리지가 개선되어 후속 금속층 증착 공정을 용이하게 실시할 수 있게 하며, 비아 콘택홀의 측벽면에 스핀 온 글라스막이 노출되지 않아 스핀 온 글라스막에 함유된 수분 등의 오염원이 금속 배선으로 침투되는 것이 방지되고, 소자의 수율 및 신뢰성을 향상시킬 수 있다.
Claims (4)
- 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 하부 금속 배선을 형성하고, 상기 하부 금속 배선을 포함한 전체 구조 상에 제 1 절연막 및 스핀 온 글라스막을 순차적으로 형성하는 단계;제 1 감광막 패턴을 식각 마스크로 한 건식 식각 공정으로 상기 스핀 온 글라스막 및 상기 제 1 절연막을 순차적으로 식각하여 제 1 비아 콘택홀을 형성하는 단계;상기 제 1 감광막 패턴을 산소 플라즈마로 제거하되, 산소 플라즈마의 노출시간을 증가시켜 상기 제 1 비아 콘택홀의 크기보다 큰 제 2 비아 콘택홀을 형성하는 단계;상기 제 2 비아 콘택홀을 포함한 전체 구조 상에 제 2 절연막을 형성하는 단계; 및제 2 감광막 패턴을 식각 마스크로 한 건식 식각 공정으로 상기 제 2 절연막을 식각한 후, 상기 제 2 감광막 패턴을 제거하여 비아 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 감광막 패턴 및 상기 제 2 감광막 패턴은 동일한 비아 콘택홀 마스크를 사용한 포토리소그라피 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 감광막 패턴 제거시 산소 플라즈마의 노출 시간은 상기 스핀 온 글라스막 내의 유기 성분량에 따라 일반적인 노출 시간보다 50 내지 200초간 더 증가시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 비아 콘택홀은 포지티브 경사를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081141A KR100290466B1 (ko) | 1997-12-31 | 1997-12-31 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081141A KR100290466B1 (ko) | 1997-12-31 | 1997-12-31 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990060895A true KR19990060895A (ko) | 1999-07-26 |
| KR100290466B1 KR100290466B1 (ko) | 2001-07-12 |
Family
ID=37525758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970081141A KR100290466B1 (ko) | 1997-12-31 | 1997-12-31 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100290466B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100683676B1 (ko) * | 2004-06-30 | 2007-02-20 | 삼성에스디아이 주식회사 | 개선된 비어홀구조를 갖는 유기전계 발광표시장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276721A (ja) * | 1990-03-27 | 1991-12-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR950021127A (ko) * | 1993-12-31 | 1995-07-26 | 김주용 | 반도체 소자의 콘택홀 제조방법 |
-
1997
- 1997-12-31 KR KR1019970081141A patent/KR100290466B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100683676B1 (ko) * | 2004-06-30 | 2007-02-20 | 삼성에스디아이 주식회사 | 개선된 비어홀구조를 갖는 유기전계 발광표시장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100290466B1 (ko) | 2001-07-12 |
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