JPH0689985A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0689985A JPH0689985A JP4239360A JP23936092A JPH0689985A JP H0689985 A JPH0689985 A JP H0689985A JP 4239360 A JP4239360 A JP 4239360A JP 23936092 A JP23936092 A JP 23936092A JP H0689985 A JPH0689985 A JP H0689985A
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Abstract
(57)【要約】
【構成】 シリコン基板１にはトレンチが形成されてお
り、トレンチは多結晶シリコン膜１１によってトレンチ
５ａ、５ｂに分けられている。１３は酸化膜である。第
１ストレージノード１７ａと第２ストレージノード２９
ａからなるストレージノードは不純物領域２５と電気的
に接続されている。第２ストレージノード２９ａの表面
には誘電体膜３１が形成され、誘電体膜３１の表面には
セルプレート３３ａが形成されている。 【効果】 多結晶シリコン膜１１の上端部が主表面２よ
り上に位置している。このため上層配線膜から多結晶シ
リコン膜１１に電圧を与えトレンチをトレンチ５ａ、５
ｂに分離する場合、多結晶シリコン膜１１と上層配線膜
との電気的接続を容易にすることができる。
り、トレンチは多結晶シリコン膜１１によってトレンチ
５ａ、５ｂに分けられている。１３は酸化膜である。第
１ストレージノード１７ａと第２ストレージノード２９
ａからなるストレージノードは不純物領域２５と電気的
に接続されている。第２ストレージノード２９ａの表面
には誘電体膜３１が形成され、誘電体膜３１の表面には
セルプレート３３ａが形成されている。 【効果】 多結晶シリコン膜１１の上端部が主表面２よ
り上に位置している。このため上層配線膜から多結晶シ
リコン膜１１に電圧を与えトレンチをトレンチ５ａ、５
ｂに分離する場合、多結晶シリコン膜１１と上層配線膜
との電気的接続を容易にすることができる。
Description
【０００１】
【産業上の利用分野】この発明はトレンチキャパシタを
有する半導体装置およびその製造方法に関するものであ
る。
有する半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】図１９は従来のトレンチキャパシタの断
面図である。この構造はＶＬＳＩ Ｓｙｍｐｏｓｉｕｍ
１９９１，２−１，Ｐ．８に開示されている。基板に
はトレンチ４９が形成されている。トレンチ４９内には
多結晶シリコンからなるピラー４７が立設されている。
トレンチ４９はアモルファスシリコン４５で埋込まれて
いる。アモルファスシリコン４５とトレンチ４９の側面
との間やアモルファスシリコン４５とピラー４７との間
には誘電体膜（図示せず）がある。
面図である。この構造はＶＬＳＩ Ｓｙｍｐｏｓｉｕｍ
１９９１，２−１，Ｐ．８に開示されている。基板に
はトレンチ４９が形成されている。トレンチ４９内には
多結晶シリコンからなるピラー４７が立設されている。
トレンチ４９はアモルファスシリコン４５で埋込まれて
いる。アモルファスシリコン４５とトレンチ４９の側面
との間やアモルファスシリコン４５とピラー４７との間
には誘電体膜（図示せず）がある。
【０００３】この構造はトレンチ４９の表面およびピラ
ー４７の表面を一方の電極とし、アモルファスシリコン
４５の表面を他方の電極としている。トレンチ４９内に
ピラー４７を立設することによりキャパシタの面積を拡
大しようとしている。
ー４７の表面を一方の電極とし、アモルファスシリコン
４５の表面を他方の電極としている。トレンチ４９内に
ピラー４７を立設することによりキャパシタの面積を拡
大しようとしている。
【０００４】
【発明が解決しようとする課題】上層配線膜からピラー
４７に電圧を与えトレンチ４９を第１および第２トレン
チに分離しようとする場合、ピラー４７の上端部がトレ
ンチ４９の上端部より下にあるためピラー４７と上層配
線膜との電気的接続が難しかった。
４７に電圧を与えトレンチ４９を第１および第２トレン
チに分離しようとする場合、ピラー４７の上端部がトレ
ンチ４９の上端部より下にあるためピラー４７と上層配
線膜との電気的接続が難しかった。
【０００５】この発明は係る従来の問題点を解決するた
めになされたものである。この発明の目的はピラーと上
層配線膜との電気的接続が容易な構造をした半導体装置
およびその製造方法を提供することである。
めになされたものである。この発明の目的はピラーと上
層配線膜との電気的接続が容易な構造をした半導体装置
およびその製造方法を提供することである。
【０００６】
【課題を解決するための手段】この発明に従った半導体
装置は、主表面にトレンチが形成された半導体基板と、
トレンチの底部から上方に延び、上端部が主表面より上
にあり、トレンチを第１および第２トレンチに分離する
導電部材と、第１トレンチ内に形成された第１キャパシ
タと、第２トレンチ内に形成された第２キャパシタと、
を備えている。
装置は、主表面にトレンチが形成された半導体基板と、
トレンチの底部から上方に延び、上端部が主表面より上
にあり、トレンチを第１および第２トレンチに分離する
導電部材と、第１トレンチ内に形成された第１キャパシ
タと、第２トレンチ内に形成された第２キャパシタと、
を備えている。
【０００７】この発明に従った半導体装置の製造方法
は、半導体基板の主表面に所定のパターニングが施され
た第１薄膜を形成する工程と、第１薄膜をマスクとして
半導体基板にトレンチを形成する工程と、第１薄膜上お
よびトレンチ内に第２薄膜を形成する工程と、第２薄膜
をエッチングしてトレンチの底面の一部を露出させ、ト
レンチの側面に第２薄膜からなるサイドウォール膜を形
成する工程と、トレンチ内であって、サイドウォール膜
で囲まれる領域が埋込まれるように主表面上に導電膜を
形成する工程と、主表面上の導電膜をエッチング除去
し、トレンチ内であって、サイドウォール膜で囲まれる
領域に埋込まれている導電膜の上端部が主表面より上に
位置している段階でエッチングを止める工程と、サイド
ウォール膜を除去し、導電膜によりトレンチを第１およ
び第２トレンチに分離する工程と、第１トレンチ、第２
トレンチにそれぞれ第１キャパシタ、第２キャパシタを
形成する工程と、を備えている。
は、半導体基板の主表面に所定のパターニングが施され
た第１薄膜を形成する工程と、第１薄膜をマスクとして
半導体基板にトレンチを形成する工程と、第１薄膜上お
よびトレンチ内に第２薄膜を形成する工程と、第２薄膜
をエッチングしてトレンチの底面の一部を露出させ、ト
レンチの側面に第２薄膜からなるサイドウォール膜を形
成する工程と、トレンチ内であって、サイドウォール膜
で囲まれる領域が埋込まれるように主表面上に導電膜を
形成する工程と、主表面上の導電膜をエッチング除去
し、トレンチ内であって、サイドウォール膜で囲まれる
領域に埋込まれている導電膜の上端部が主表面より上に
位置している段階でエッチングを止める工程と、サイド
ウォール膜を除去し、導電膜によりトレンチを第１およ
び第２トレンチに分離する工程と、第１トレンチ、第２
トレンチにそれぞれ第１キャパシタ、第２キャパシタを
形成する工程と、を備えている。
【０００８】
【作用】この発明に従った半導体装置は、トレンチ内に
立設している導電部材の上端部が、主表面より上に位置
している。このため、上層配線膜から導電部材に電圧を
与えトレンチを第１および第２トレンチに分離する場
合、導電部材と上層配線膜との電気的接続を容易にでき
る。
立設している導電部材の上端部が、主表面より上に位置
している。このため、上層配線膜から導電部材に電圧を
与えトレンチを第１および第２トレンチに分離する場
合、導電部材と上層配線膜との電気的接続を容易にでき
る。
【０００９】この発明に従った半導体装置の製造方法
は、主表面上の導電膜をエッチング除去し、トレンチ内
であってサイドウォール膜で囲まれる領域に埋込まれて
いる導電膜の上端部が主表面より上に位置している段階
でエッチングを止めているので、導電膜の上端部が主表
面より上に位置させることができる。
は、主表面上の導電膜をエッチング除去し、トレンチ内
であってサイドウォール膜で囲まれる領域に埋込まれて
いる導電膜の上端部が主表面より上に位置している段階
でエッチングを止めているので、導電膜の上端部が主表
面より上に位置させることができる。
【００１０】
【実施例】この発明の一実施例を以下に説明していく。
図１（ａ）に示すように、Ｐ型のシリコン基板１の主表
面上にシリコン酸化膜３を形成し、シリコン酸化膜３に
所定のパターニングを施し、シリコン酸化膜３をマスク
としてシリコン基板１を反応性イオンエッチングによっ
てエッチング除去しトレンチ５を形成した。なお、Ｐ型
のシリコン基板１のかわりにＰウェル領域であってもよ
い。図１（ｂ）はこのときの平面図である。Ａで切断し
た状態の断面図が図１（ａ）である。
図１（ａ）に示すように、Ｐ型のシリコン基板１の主表
面上にシリコン酸化膜３を形成し、シリコン酸化膜３に
所定のパターニングを施し、シリコン酸化膜３をマスク
としてシリコン基板１を反応性イオンエッチングによっ
てエッチング除去しトレンチ５を形成した。なお、Ｐ型
のシリコン基板１のかわりにＰウェル領域であってもよ
い。図１（ｂ）はこのときの平面図である。Ａで切断し
た状態の断面図が図１（ａ）である。
【００１１】図２（ａ）に示すように、シリコン酸化膜
７をＣＶＤ法を用いて全面に形成した。そして反応性イ
オンエッチングによりシリコン酸化膜７をエッチング除
去し、トレンチ５の底面の一部を露出させ、トレンチ５
の側面にシリコン酸化膜７からなるサイドウォール膜を
形成した。そしてボロンを注入し不純物領域９を形成し
た。不純物領域９により反転層の形成を防止している。
次にリンがドープされた多結晶シリコン膜１１をＣＶＤ
法を用いて全面に形成した。そしてシリコン酸化膜３上
の多結晶シリコン膜１１をエッチバックし、トレンチ５
内であってサイドウォール膜７で囲まれる領域に埋込ま
れている多結晶シリコン膜１１の上端部が主表面により
上に位置している段階でエッチバックを止めた。図２
（ｂ）はこの状態の平面図である。
７をＣＶＤ法を用いて全面に形成した。そして反応性イ
オンエッチングによりシリコン酸化膜７をエッチング除
去し、トレンチ５の底面の一部を露出させ、トレンチ５
の側面にシリコン酸化膜７からなるサイドウォール膜を
形成した。そしてボロンを注入し不純物領域９を形成し
た。不純物領域９により反転層の形成を防止している。
次にリンがドープされた多結晶シリコン膜１１をＣＶＤ
法を用いて全面に形成した。そしてシリコン酸化膜３上
の多結晶シリコン膜１１をエッチバックし、トレンチ５
内であってサイドウォール膜７で囲まれる領域に埋込ま
れている多結晶シリコン膜１１の上端部が主表面により
上に位置している段階でエッチバックを止めた。図２
（ｂ）はこの状態の平面図である。
【００１２】図３（ａ）に示すように、シリコン酸化膜
３およびシリコン酸化膜７を除去した。トレンチ５は多
結晶シリコン膜１１によりトレンチ５ａ、５ｂに分けら
れてされている。図３（ｂ）はこの状態の平面図であ
る。
３およびシリコン酸化膜７を除去した。トレンチ５は多
結晶シリコン膜１１によりトレンチ５ａ、５ｂに分けら
れてされている。図３（ｂ）はこの状態の平面図であ
る。
【００１３】図４に示すように次にシリコン基板１を全
面酸化し酸化膜１３を形成した。図５に示すように酸化
膜１３上にＣＶＤ法を用いてシリコン窒化膜１５を形成
し、シリコン窒化膜１５上にＣＶＤ法を用いて多結晶シ
リコン膜１７を形成した。
面酸化し酸化膜１３を形成した。図５に示すように酸化
膜１３上にＣＶＤ法を用いてシリコン窒化膜１５を形成
し、シリコン窒化膜１５上にＣＶＤ法を用いて多結晶シ
リコン膜１７を形成した。
【００１４】図６（ａ）に示すように、多結晶シリコン
膜１７をエッチバックし多結晶シリコン膜１７を第１ス
トレージノード１７ａ、１７ｂに分けた。図６（ｂ）は
この状態の平面図である。
膜１７をエッチバックし多結晶シリコン膜１７を第１ス
トレージノード１７ａ、１７ｂに分けた。図６（ｂ）は
この状態の平面図である。
【００１５】図７（ａ）に示すようにシリコン基板１の
全面にＣＶＤ法を用いてシリコン酸化膜１９を形成し
た。そしてシリコン酸化膜１９をエッチバックしトレン
チ５ａ、５ｂ内にシリコン酸化膜１９を残した。この状
態の平面図が図７（ｂ）である。
全面にＣＶＤ法を用いてシリコン酸化膜１９を形成し
た。そしてシリコン酸化膜１９をエッチバックしトレン
チ５ａ、５ｂ内にシリコン酸化膜１９を残した。この状
態の平面図が図７（ｂ）である。
【００１６】図８（ａ）に示すように、シリコン基板１
の全面にＣＶＤ法を用いてシリコン窒化膜２１を形成し
た。そしてシリコン窒化膜２１を反応性イオンエッチン
グし、トレンチ５ａ、５ｂの側面にサイドウォールとい
う形でシリコン窒化膜２１を残した。図８（ｂ）はこの
状態の平面図である。
の全面にＣＶＤ法を用いてシリコン窒化膜２１を形成し
た。そしてシリコン窒化膜２１を反応性イオンエッチン
グし、トレンチ５ａ、５ｂの側面にサイドウォールとい
う形でシリコン窒化膜２１を残した。図８（ｂ）はこの
状態の平面図である。
【００１７】図９（ａ）に示すように、シリコン窒化膜
１５、２１をマスクとしてトレンチ５ａ、５ｂ内にある
シリコン酸化膜をウェットエッチングにより除去した。
図９（ｂ）はこの状態の平面図である。
１５、２１をマスクとしてトレンチ５ａ、５ｂ内にある
シリコン酸化膜をウェットエッチングにより除去した。
図９（ｂ）はこの状態の平面図である。
【００１８】図１０（ａ）に示すように、シリコン基板
１の全面にレジスト２３を形成し、レジスト２３に所定
のパターニングを施した。レジスト２３をマスクとして
トレンチ５ａ、５ｂ内のシリコン窒化膜１５をエッチン
グ除去した。同じくレジスト２３をマスクとしてトレン
チ５ａ、５ｂ内のシリコン酸化膜１３をウェットエッチ
ング除去し、開口部２４、２６を形成した。図１０
（ｂ）はこの状態の平面図である。
１の全面にレジスト２３を形成し、レジスト２３に所定
のパターニングを施した。レジスト２３をマスクとして
トレンチ５ａ、５ｂ内のシリコン窒化膜１５をエッチン
グ除去した。同じくレジスト２３をマスクとしてトレン
チ５ａ、５ｂ内のシリコン酸化膜１３をウェットエッチ
ング除去し、開口部２４、２６を形成した。図１０
（ｂ）はこの状態の平面図である。
【００１９】図１１（ａ）に示すように不純物を開口部
２４、２６を介してシリコン基板１に拡散させ不純物領
域２５、２７を形成した。図１１（ｂ）はこの状態の平
面図である。
２４、２６を介してシリコン基板１に拡散させ不純物領
域２５、２７を形成した。図１１（ｂ）はこの状態の平
面図である。
【００２０】図１２に示すように、シリコン窒化膜１
５、２１を全面除去し、シリコン基板１の全面にＣＶＤ
法を用いてリンドープド多結晶シリコン膜２９を形成し
た。シリコン窒化膜１５、２１はシリコン基板１上に直
接形成されていないので、シリコン窒化膜除去時シリコ
ン基板１にダメージが与えられることはない。多結晶シ
リコン膜２９は開口部２４、２６を介してそれぞれ不純
物領域２５、２７と電気的に接続されている。多結晶シ
リコン膜２９は多結晶シリコン膜１７ａ、１７ｂより不
純物濃度が幾分低くてもよいし、不純物が全くドーピン
グされていなくてもよい。
５、２１を全面除去し、シリコン基板１の全面にＣＶＤ
法を用いてリンドープド多結晶シリコン膜２９を形成し
た。シリコン窒化膜１５、２１はシリコン基板１上に直
接形成されていないので、シリコン窒化膜除去時シリコ
ン基板１にダメージが与えられることはない。多結晶シ
リコン膜２９は開口部２４、２６を介してそれぞれ不純
物領域２５、２７と電気的に接続されている。多結晶シ
リコン膜２９は多結晶シリコン膜１７ａ、１７ｂより不
純物濃度が幾分低くてもよいし、不純物が全くドーピン
グされていなくてもよい。
【００２１】図１３（ａ）に示すように、多結晶シリコ
ン膜２９をエッチバックしトレンチ５ａ、５ｂ内に多結
晶シリコン膜２９を残した。以後これを第２ストレージ
ノード２９ａ、２９ｂと呼ぶ。図１３（ｂ）はこの状態
の平面図である。
ン膜２９をエッチバックしトレンチ５ａ、５ｂ内に多結
晶シリコン膜２９を残した。以後これを第２ストレージ
ノード２９ａ、２９ｂと呼ぶ。図１３（ｂ）はこの状態
の平面図である。
【００２２】図１４に示すようにシリコン基板１の全面
に誘電体膜３１を形成し、誘電体膜３１の上にＣＶＤ法
を用いて多結晶シリコン膜３３を形成した。
に誘電体膜３１を形成し、誘電体膜３１の上にＣＶＤ法
を用いて多結晶シリコン膜３３を形成した。
【００２３】図１５（ａ）に示すように多結晶シリコン
膜３３、誘電体膜３１、シリコン酸化膜１３の順にエッ
チバックした。このエッチバックにより多結晶シリコン
膜３３は３３ａ、３３ｂに分離され以後これをセルプレ
ート３３ａ、３３ｂと呼ぶ。この状態の平面図が図１５
（ｂ）である。
膜３３、誘電体膜３１、シリコン酸化膜１３の順にエッ
チバックした。このエッチバックにより多結晶シリコン
膜３３は３３ａ、３３ｂに分離され以後これをセルプレ
ート３３ａ、３３ｂと呼ぶ。この状態の平面図が図１５
（ｂ）である。
【００２４】図１６（ａ）に示すように、シリコン基板
１の主表面上にワード線であるゲート電極３７ａ、３７
ｂを形成し、ゲート電極３７ａ、３７ｂをマスクとして
シリコン基板１にイオン注入し不純物領域４１ａ、４１
ｂ、４１ｃ、４１ｄを形成した。そしてシリコン基板１
の全面に絶縁膜３５を形成し、不純物領域４１ａおよび
４１ｄ上にスルーホールを形成し、絶縁膜３５上にビッ
ト線３９を形成した。この状態の平面図が図１７であ
る。多結晶シリコン膜１１に電圧を与えるために上層配
線と多結晶シリコン膜１１を電気的に接続させている
が、図１８に示すようにその接続はメモリセルアレイ４
３の周辺部で行なっている。
１の主表面上にワード線であるゲート電極３７ａ、３７
ｂを形成し、ゲート電極３７ａ、３７ｂをマスクとして
シリコン基板１にイオン注入し不純物領域４１ａ、４１
ｂ、４１ｃ、４１ｄを形成した。そしてシリコン基板１
の全面に絶縁膜３５を形成し、不純物領域４１ａおよび
４１ｄ上にスルーホールを形成し、絶縁膜３５上にビッ
ト線３９を形成した。この状態の平面図が図１７であ
る。多結晶シリコン膜１１に電圧を与えるために上層配
線と多結晶シリコン膜１１を電気的に接続させている
が、図１８に示すようにその接続はメモリセルアレイ４
３の周辺部で行なっている。
【００２５】この実施例ではストレージノード、セルプ
レートそれぞれについて独立に電圧を制御できるので、
１／２Ｖc c に対応できるキャパシタ電極を実現でき
る。
レートそれぞれについて独立に電圧を制御できるので、
１／２Ｖc c に対応できるキャパシタ電極を実現でき
る。
【００２６】この実施例ではＰウェル上に形成されたメ
モリセルについてであるが、Ｎウェル上に形成されたメ
モリセルでもよい。ただしこのときは多結晶シリコン膜
１１はｎ+ とし、不純物領域９もｎ+ にしなければなら
ない。
モリセルについてであるが、Ｎウェル上に形成されたメ
モリセルでもよい。ただしこのときは多結晶シリコン膜
１１はｎ+ とし、不純物領域９もｎ+ にしなければなら
ない。
【００２７】
【発明の効果】この発明に従った半導体装置は、トレン
チ内に立設している導電部材の上端部が、主表面より上
に位置している。このため上層配線膜から導電部材に電
圧を与えトレンチを第１および第２トレンチに分離する
場合、導電部材と上層配線膜との電気的接続を容易にで
きる。
チ内に立設している導電部材の上端部が、主表面より上
に位置している。このため上層配線膜から導電部材に電
圧を与えトレンチを第１および第２トレンチに分離する
場合、導電部材と上層配線膜との電気的接続を容易にで
きる。
【００２８】また、導電部材の上端部が主表面より上に
位置しているので、ワード線やビット線のパターニング
時に残渣が残りにくいので、ワード線やビット線のパタ
ーニング時のエッチングが容易になる。
位置しているので、ワード線やビット線のパターニング
時に残渣が残りにくいので、ワード線やビット線のパタ
ーニング時のエッチングが容易になる。
【００２９】この発明に従った半導体装置の製造方法
は、主表面上の導電膜をエッチング除去し、トレンチ内
であってサイドウォール膜が囲まれる領域に埋込まれて
いる導電膜の上端部が主表面より上に位置している段階
でエッチングを止めているので、導電膜の上端部が主表
面より上に位置させることができる。
は、主表面上の導電膜をエッチング除去し、トレンチ内
であってサイドウォール膜が囲まれる領域に埋込まれて
いる導電膜の上端部が主表面より上に位置している段階
でエッチングを止めているので、導電膜の上端部が主表
面より上に位置させることができる。
【図１】（ａ）はこの発明に従った半導体装置の製造方
法の第１工程の断面図であり、（ｂ）はその平面図であ
る。
法の第１工程の断面図であり、（ｂ）はその平面図であ
る。
【図２】（ａ）はこの発明に従った半導体装置の製造方
法の第２工程の断面図であり、（ｂ）はその平面図であ
る。
法の第２工程の断面図であり、（ｂ）はその平面図であ
る。
【図３】（ａ）はこの発明に従った半導体装置の製造方
法の第３工程の断面図であり、（ｂ）はその平面図であ
る。
法の第３工程の断面図であり、（ｂ）はその平面図であ
る。
【図４】この発明に従った半導体装置の製造方法の第４
工程の断面図である。
工程の断面図である。
【図５】この発明に従った半導体装置の製造方法の第５
工程の断面図である。
工程の断面図である。
【図６】（ａ）はこの発明に従った半導体装置の製造方
法の第６工程の断面図であり、（ｂ）はその平面図であ
る。
法の第６工程の断面図であり、（ｂ）はその平面図であ
る。
【図７】（ａ）はこの発明に従った半導体装置の製造方
法の第７工程の断面図であり、（ｂ）はその平面図であ
る。
法の第７工程の断面図であり、（ｂ）はその平面図であ
る。
【図８】（ａ）はこの発明に従った半導体装置の製造方
法の第８工程の断面図であり、（ｂ）はその平面図であ
る。
法の第８工程の断面図であり、（ｂ）はその平面図であ
る。
【図９】（ａ）はこの発明に従った半導体装置の製造方
法の第９工程の断面図であり、（ｂ）はその平面図であ
る。
法の第９工程の断面図であり、（ｂ）はその平面図であ
る。
【図１０】（ａ）はこの発明に従った半導体装置の製造
方法の第１０工程の断面図であり、（ｂ）はその平面図
である。
方法の第１０工程の断面図であり、（ｂ）はその平面図
である。
【図１１】（ａ）はこの発明に従った半導体装置の製造
方法の第１１工程の断面図であり、（ｂ）はその平面図
である。
方法の第１１工程の断面図であり、（ｂ）はその平面図
である。
【図１２】この発明に従った半導体装置の製造方法の第
１２工程の断面図である。
１２工程の断面図である。
【図１３】（ａ）はこの発明に従った半導体装置の製造
方法の第１３工程の断面図であり、（ｂ）はその平面図
である。
方法の第１３工程の断面図であり、（ｂ）はその平面図
である。
【図１４】この発明に従った半導体装置の製造方法の第
１４工程の断面図である。
１４工程の断面図である。
【図１５】（ａ）はこの発明に従った半導体装置の製造
方法の第１５工程の断面図であり、（ｂ）はその平面図
である。
方法の第１５工程の断面図であり、（ｂ）はその平面図
である。
【図１６】この発明に従った半導体装置の製造方法の第
１６工程の断面図である。
１６工程の断面図である。
【図１７】この発明に従った半導体装置の製造方法の第
１６工程の平面図である。
１６工程の平面図である。
【図１８】この発明に従った半導体装置のメモリセルア
レイの平面図である。
レイの平面図である。
【図１９】従来の半導体装置のキャパシタの断面図であ
る。
る。
１ シリコン基板 ２ 主表面 ５ａ、５ｂ トレンチ １１ 多結晶シリコン膜 １７ａ、１７ｂ 第１ストレージノード ２９ａ、２９ｂ 第２ストレージノード ３１ 誘電体膜 ３３ａ、３３ｂ セルプレート
Claims (2)
- 【請求項１】 主表面にトレンチが形成された半導体基
板と、 前記トレンチの底部から上方に延び、上端部が前記主表
面より上にあり、前記トレンチを第１および第２トレン
チに分離する導電部材と、 前記第１トレンチ内に形成された第１キャパシタと、 前記第２トレンチ内に形成された第２キャパシタと、 を備えた半導体装置。 - 【請求項２】 半導体基板の主表面に所定のパターニン
グが施された第１薄膜を形成する工程と、 前記第１薄膜をマスクとして前記半導体基板にトレンチ
を形成する工程と、 前記第１薄膜上及び前記トレンチ内に第２薄膜を形成す
る工程と、 前記第２薄膜をエッチングして前記トレンチの底面の一
部を露出させ、前記トレンチの側面に前記第２薄膜から
なるサイドウォール膜を形成する工程と、 前記トレンチ内であって、前記サイドウォール膜で囲ま
れる領域が埋込まれるように前記主表面上に導電膜を形
成する工程と、 前記主表面上の前記導電膜をエッチング除去し、前記領
域に埋込まれている前記導電膜の上端部が前記主表面よ
り上に位置している段階でエッチングを止める工程と、 前記サイドウォール膜を除去し、前記導電膜により前記
トレンチを第１および第２トレンチに分離する工程と、 前記第１トレンチ、前記第２トレンチにそれぞれ第１キ
ャパシタ、第２キャパシタを形成する工程と、 を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239360A JPH0689985A (ja) | 1992-09-08 | 1992-09-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239360A JPH0689985A (ja) | 1992-09-08 | 1992-09-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689985A true JPH0689985A (ja) | 1994-03-29 |
Family
ID=17043605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239360A Withdrawn JPH0689985A (ja) | 1992-09-08 | 1992-09-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689985A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000228504A (ja) * | 1999-02-05 | 2000-08-15 | Infineon Technol North America Corp | 半導体ボディ、ダイナミックランダムアクセスメモリならびに電気的アイソレ―ションおよびメモリセルの形成方法 |
-
1992
- 1992-09-08 JP JP4239360A patent/JPH0689985A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000228504A (ja) * | 1999-02-05 | 2000-08-15 | Infineon Technol North America Corp | 半導体ボディ、ダイナミックランダムアクセスメモリならびに電気的アイソレ―ションおよびメモリセルの形成方法 |
| EP1026745A3 (en) * | 1999-02-05 | 2005-08-10 | Infineon Technologies North America Corp. | Field-shield-trench isolation for trench capacitor DRAM |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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