JPH0846158A - トレンチ・キャパシタを備えたｄｒａｍセルの製造方法 - Google Patents
トレンチ・キャパシタを備えたｄｒａｍセルの製造方法Info
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- JPH0846158A JPH0846158A JP7163613A JP16361395A JPH0846158A JP H0846158 A JPH0846158 A JP H0846158A JP 7163613 A JP7163613 A JP 7163613A JP 16361395 A JP16361395 A JP 16361395A JP H0846158 A JPH0846158 A JP H0846158A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 トレンチ・キャパシタ・タイプのＤＲＡＭセ
ルを形成する方法を提供する。 【構成】 このＤＲＡＭセルは、浅いトレンチを水平方
向に延ばしてカラーを等角にコーティングするという単
一ステップでトレンチ・カラーを形成し、そのトレンチ
を最終的な深さまでエッチングして、底部を深く埋没さ
せ、側壁に軽くドーピングし、ポリシリコン内部電極
（２４０）の上面と隣接するトランジスタ電極（１２
４）との接触域間にストラップ２５５により、導電経路
を形成し、コストを低減し、処理の自由度を高める単純
化した処理によって形成される。
ルを形成する方法を提供する。 【構成】 このＤＲＡＭセルは、浅いトレンチを水平方
向に延ばしてカラーを等角にコーティングするという単
一ステップでトレンチ・カラーを形成し、そのトレンチ
を最終的な深さまでエッチングして、底部を深く埋没さ
せ、側壁に軽くドーピングし、ポリシリコン内部電極
（２４０）の上面と隣接するトランジスタ電極（１２
４）との接触域間にストラップ２５５により、導電経路
を形成し、コストを低減し、処理の自由度を高める単純
化した処理によって形成される。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、トレンチ・キャパシタ
を有するＤＲＡＭの製造方法に関する。
を有するＤＲＡＭの製造方法に関する。
【０００２】
【従来の技術】周知のタイプのＤＲＡＭでは、L.ネスビ
ット（Nesbit）他の論文"A 0.6 μm2256Mb Trench DRAM
Cell With Self-Aligned BuriEd STrap (BEST)"（Tech
nicalDigest of the International Electron Devices
Meeting, Washington D.C.,p. 627, 1993）に記載され
ているディープ・トレンチ・キャパシタを使用してい
る。
ット（Nesbit）他の論文"A 0.6 μm2256Mb Trench DRAM
Cell With Self-Aligned BuriEd STrap (BEST)"（Tech
nicalDigest of the International Electron Devices
Meeting, Washington D.C.,p. 627, 1993）に記載され
ているディープ・トレンチ・キャパシタを使用してい
る。
【０００３】従来のディープ・トレンチ・キャパシタに
は、結果的に処理窓を狭くする複雑な処理ステップ、結
晶欠陥による漏れの原因となる隣接するパス・トランジ
スタ内のストレスの高さ、キャパシタとデバイスとの間
の拡散領域を相互接続する接触抵抗の高さなど、いくつ
かの問題がある。
は、結果的に処理窓を狭くする複雑な処理ステップ、結
晶欠陥による漏れの原因となる隣接するパス・トランジ
スタ内のストレスの高さ、キャパシタとデバイスとの間
の拡散領域を相互接続する接触抵抗の高さなど、いくつ
かの問題がある。
【０００４】従来のディープ・トレンチ・キャパシタ
は、キャパシタのポリシリコン充填での３段階のエッチ
・ステップと、埋め込まれたキャパシタ・プレートを分
離し、キャパシタの上部にあるカラーにブリッジをか
け、パス・トランジスタに接続するためのストラップ接
続を提供するための２段階のカラー・ステップとを使用
するプロセスによって形成される。処理窓は非常に小さ
いので、トレンチ・ポリシリコンでのリセス・エッチ・
ステップが不適切な場合、高いストレスと高い接触抵抗
が発生する可能性がある。また、リセス区域内のフィル
ムの除去が不完全な場合は、記憶ノードに対する良好な
接触が得られなくなる。酸化ステップ中に酸化物がポリ
シリコン・トレンチ充填材の境界部中にまで成長する
と、周囲の区域にストレスが発生する。
は、キャパシタのポリシリコン充填での３段階のエッチ
・ステップと、埋め込まれたキャパシタ・プレートを分
離し、キャパシタの上部にあるカラーにブリッジをか
け、パス・トランジスタに接続するためのストラップ接
続を提供するための２段階のカラー・ステップとを使用
するプロセスによって形成される。処理窓は非常に小さ
いので、トレンチ・ポリシリコンでのリセス・エッチ・
ステップが不適切な場合、高いストレスと高い接触抵抗
が発生する可能性がある。また、リセス区域内のフィル
ムの除去が不完全な場合は、記憶ノードに対する良好な
接触が得られなくなる。酸化ステップ中に酸化物がポリ
シリコン・トレンチ充填材の境界部中にまで成長する
と、周囲の区域にストレスが発生する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、トレ
ンチ処理が容易なトレンチ・キャパシタＤＲＡＭセルの
製造方法を提供することである。
ンチ処理が容易なトレンチ・キャパシタＤＲＡＭセルの
製造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明におけるトレンチ
・キャパシタＤＲＡＭセルの製造方法では、浅いトレン
チを水平方向に広げる単一のエッチング・ステップでト
レンチ・カラーを形成し、このトレンチ・カラーの領域
に酸化物カラーを形成する。次に、そのトレンチを最終
的な深さまでエッチングして、トレンチの底部および側
壁をドーピングする。トレンチにポリシリコンを充填
し、ポリシリコンおよびカラー酸化物の上部をエッチン
グし、トレンチポリシリコンとアクセスＦＥＴのデバイ
ス領域（ドレイン）とを接続するストラップをトレンチ
ポリシリコンと接触させて形成する。本発明によれば、
トレンチ処理を簡単にして製造コストを下げ、処理の自
由度を高めることができる。
・キャパシタＤＲＡＭセルの製造方法では、浅いトレン
チを水平方向に広げる単一のエッチング・ステップでト
レンチ・カラーを形成し、このトレンチ・カラーの領域
に酸化物カラーを形成する。次に、そのトレンチを最終
的な深さまでエッチングして、トレンチの底部および側
壁をドーピングする。トレンチにポリシリコンを充填
し、ポリシリコンおよびカラー酸化物の上部をエッチン
グし、トレンチポリシリコンとアクセスＦＥＴのデバイ
ス領域（ドレイン）とを接続するストラップをトレンチ
ポリシリコンと接触させて形成する。本発明によれば、
トレンチ処理を簡単にして製造コストを下げ、処理の自
由度を高めることができる。
【０００７】
【実施例】図１〜図５を参照して説明すると、これらの
図には本発明の処理の初期手順が示されているが、この
処理では、結晶配向＜１００＞を有するＰ型シリコン層
１００の上に従来のＯＮＯ（酸化物―窒化物―酸化物）
層１１０を付着し、その上面にＴＥＯＳ（テトラエチル
オルソシリケート）の層１１２が形成されている。上部
トレンチ２００'は、たとえば、ＣＦ2Ｃｌ2−Ｏ2を使用
して、反応性イオン・エッチング（ＲＩＥ）などの従来
の方向性エッチ処理によって、具体的には約１μｍの第
一の深さまでエッチングされ、上部トレンチ側壁２０２
を露出する。この深さは重要ではないので、便宜的に選
択することができる。側壁２０２は従来の湿式エッチン
グまたはプラズマ・エッチングなどの等方性エッチング
によってエッチングされ、具体的には図３に示すよう
に、約４０ｎｍの酸化物であるカラー誘電体の成長を可
能にするのに適した距離（約２０ｎｍ）だけトレンチ２
００'が水平方向に広がるようにエッチングされ、トレ
ンチ・カラー側壁２０４が形成される。
図には本発明の処理の初期手順が示されているが、この
処理では、結晶配向＜１００＞を有するＰ型シリコン層
１００の上に従来のＯＮＯ（酸化物―窒化物―酸化物）
層１１０を付着し、その上面にＴＥＯＳ（テトラエチル
オルソシリケート）の層１１２が形成されている。上部
トレンチ２００'は、たとえば、ＣＦ2Ｃｌ2−Ｏ2を使用
して、反応性イオン・エッチング（ＲＩＥ）などの従来
の方向性エッチ処理によって、具体的には約１μｍの第
一の深さまでエッチングされ、上部トレンチ側壁２０２
を露出する。この深さは重要ではないので、便宜的に選
択することができる。側壁２０２は従来の湿式エッチン
グまたはプラズマ・エッチングなどの等方性エッチング
によってエッチングされ、具体的には図３に示すよう
に、約４０ｎｍの酸化物であるカラー誘電体の成長を可
能にするのに適した距離（約２０ｎｍ）だけトレンチ２
００'が水平方向に広がるようにエッチングされ、トレ
ンチ・カラー側壁２０４が形成される。
【０００８】このカラー誘電体は、まず４０ｎｍなどの
便宜的な厚さまで熱酸化物の層２２０（カラー誘電体と
いう）を成長させることにより形成される。ただし、等
方性エッチングによって側壁２０２を除去することによ
り、側壁２０４はトレンチ・アパーチャ（開口）から外
側に向かって変位し、形成されるカラーの上隅がＲＩＥ
処理中に層１１０および１１２によって保護されるよう
になり、その結果、後でエッチングされるディープ・ト
レンチの寸法が層１１０および１１２のアパーチャの寸
法によって設定されるようになることに留意されたい。
便宜的な厚さまで熱酸化物の層２２０（カラー誘電体と
いう）を成長させることにより形成される。ただし、等
方性エッチングによって側壁２０２を除去することによ
り、側壁２０４はトレンチ・アパーチャ（開口）から外
側に向かって変位し、形成されるカラーの上隅がＲＩＥ
処理中に層１１０および１１２によって保護されるよう
になり、その結果、後でエッチングされるディープ・ト
レンチの寸法が層１１０および１１２のアパーチャの寸
法によって設定されるようになることに留意されたい。
【０００９】層２２０は、トレンチの底部に不要な第１
の底部層２２２を有する。この底部層２２２は、シリコ
ン１００上で停止するＣＦ3 ＲＩＥなどの方向性エッ
チングによって除去される。この初期手順の結果は図５
に示す。
の底部層２２２を有する。この底部層２２２は、シリコ
ン１００上で停止するＣＦ3 ＲＩＥなどの方向性エッ
チングによって除去される。この初期手順の結果は図５
に示す。
【００１０】図６〜図９に示すように、その後、トレン
チは従来のＲＩＥステップで最終的なディープ・トレン
チの深さ（具体的には約６μｍ）までエッチングされ、
図示の実施例の最終的なトレンチ底部には、５０〜７０
ｋｅＶで１×１０16／ｃｍ2の割合で、比較的高濃度
で、リンなどの高速拡散ドーパントを注入して埋込み注
入領域２０６'を形成し、拡散後に埋込みＮ+拡散プレー
ト領域２０６を生成する。この深さは重要ではなく、記
憶する電荷の量や、トレンチ側壁上の誘電体の厚さなど
によって決まるものである。次に、いくつかの代替可能
な処理の１つによって下部トレンチ側壁に比較的低濃度
でドーピングを行う。具体的には、このトレンチ側壁
を、米国特許第５２４２８５９号に記載されたようにヒ
素でドーピングする。その結果は図７に示すが、同図に
よれば、区域２０８に比べ拡散域２０６の方が拡散範囲
が広くなっていることが分かる。トレンチ同士の間隔と
注入領域２０６'の注入ドーズ量は、拡散域２０６同士
が互いに接触して１つの埋込みＮ+プレートを形成する
ように選択されることが好ましい。また、回路を完成さ
せるためには、この埋込みプレートを延長させて電源に
対してオーム接触の接続をすることが必要である。この
ような注入層の外方拡散は便利ではあるが不可欠なもの
ではないので、必要であれば、エピタキシャル成長など
他の埋込みプレート形成方法を使用することもできる。
より速い拡散速度を利用するため、拡散域２０６にはリ
ンを注入することが好ましい。次に、６４個のセルごと
などの適当な間隔で、電源バス（例えば、アース電位）
と、互いに接触する拡散域２０６によって形成された埋
込みプレートとの間にオーム接触を形成する。この埋込
みプレートが非常に良好な導体である必要がないこと
は、本発明の有利な特徴である。
チは従来のＲＩＥステップで最終的なディープ・トレン
チの深さ（具体的には約６μｍ）までエッチングされ、
図示の実施例の最終的なトレンチ底部には、５０〜７０
ｋｅＶで１×１０16／ｃｍ2の割合で、比較的高濃度
で、リンなどの高速拡散ドーパントを注入して埋込み注
入領域２０６'を形成し、拡散後に埋込みＮ+拡散プレー
ト領域２０６を生成する。この深さは重要ではなく、記
憶する電荷の量や、トレンチ側壁上の誘電体の厚さなど
によって決まるものである。次に、いくつかの代替可能
な処理の１つによって下部トレンチ側壁に比較的低濃度
でドーピングを行う。具体的には、このトレンチ側壁
を、米国特許第５２４２８５９号に記載されたようにヒ
素でドーピングする。その結果は図７に示すが、同図に
よれば、区域２０８に比べ拡散域２０６の方が拡散範囲
が広くなっていることが分かる。トレンチ同士の間隔と
注入領域２０６'の注入ドーズ量は、拡散域２０６同士
が互いに接触して１つの埋込みＮ+プレートを形成する
ように選択されることが好ましい。また、回路を完成さ
せるためには、この埋込みプレートを延長させて電源に
対してオーム接触の接続をすることが必要である。この
ような注入層の外方拡散は便利ではあるが不可欠なもの
ではないので、必要であれば、エピタキシャル成長など
他の埋込みプレート形成方法を使用することもできる。
より速い拡散速度を利用するため、拡散域２０６にはリ
ンを注入することが好ましい。次に、６４個のセルごと
などの適当な間隔で、電源バス（例えば、アース電位）
と、互いに接触する拡散域２０６によって形成された埋
込みプレートとの間にオーム接触を形成する。この埋込
みプレートが非常に良好な導体である必要がないこと
は、本発明の有利な特徴である。
【００１１】キャパシタ・トレンチ誘電体２３０（酸化
物または酸化物／窒化物）は、図８に示すように、具体
的には約１０ｎｍ酸化物厚さまで成長または付着する。
図９は、（約５×１０20／ｃｍ3の濃度のヒ素またはリ
ンで）ドーピングしたポリシリコン内部電極２４０（記
憶ノードともいう）を付着させ、参照番号２４４を付し
た括弧で示すストラップ深さまでポリシリコン内部電極
２４０を除去した後のトレンチを示している。
物または酸化物／窒化物）は、図８に示すように、具体
的には約１０ｎｍ酸化物厚さまで成長または付着する。
図９は、（約５×１０20／ｃｍ3の濃度のヒ素またはリ
ンで）ドーピングしたポリシリコン内部電極２４０（記
憶ノードともいう）を付着させ、参照番号２４４を付し
た括弧で示すストラップ深さまでポリシリコン内部電極
２４０を除去した後のトレンチを示している。
【００１２】ストラップ深さに関連する唯一の要件は、
従来の後続ステップで形成されるアクセス・トランジス
タへの良好な接触を形成するのに十分であればよいとい
うことだけであり、この深さ２４４は重要ではない。ポ
リシリコン内部電極２４０は従来の湿式エッチングまた
は等方性ドライ・エッチングによってエッチングする。
清浄な表面２５２を確保するために、２回目の湿式エッ
チングまたは等方性プラズマ・エッチングによって、酸
化物カラー２２０を除去し、そのカラーをポリシリコン
２４０の上面よりわずかに低くする。この時点で、層１
１２は完全に除去されている。
従来の後続ステップで形成されるアクセス・トランジス
タへの良好な接触を形成するのに十分であればよいとい
うことだけであり、この深さ２４４は重要ではない。ポ
リシリコン内部電極２４０は従来の湿式エッチングまた
は等方性ドライ・エッチングによってエッチングする。
清浄な表面２５２を確保するために、２回目の湿式エッ
チングまたは等方性プラズマ・エッチングによって、酸
化物カラー２２０を除去し、そのカラーをポリシリコン
２４０の上面よりわずかに低くする。この時点で、層１
１２は完全に除去されている。
【００１３】図１０および図１１に示すように、ポリシ
リコン内部電極２４０の電極接触面２４２と単結晶エピ
タキシャル層の垂直ストラップ接触面２５２は、ポリシ
リコンのストラップ２５５によって接続される２つの表
面である。ポリシリコンのストラップ２５５は、付着さ
れた後、層１１０と同じ高さまで研摩される。次に、層
１１０をマスクとして使用して、ストラップ２５５の上
部を酸化する。ストラップ２５５はストラップ酸化物層
２６２によって保護された状態を維持する。この酸化
は、層２４０からストラップ２５５への外方拡散によっ
て、その後に形成されるアクセス・デバイスのＮ+領域
とオーム接触するストラップ導電経路を形成する働きも
する。この酸化は、保護層１１０がはがされた後で層全
体を保護し絶縁するために、酸化物層２６２のエッジ上
に形成される「バーズ・ビーク」がストラップ２５５の
エッジまで延びるまで続行される。したがって、カラー
誘電体の厚さと、水平方向のエッチングの量と、ストラ
ップ２５５の厚さとの間には相関関係がある。水平方向
のエッチングの量は、バーズ・ビークがオフセット距離
のエッジに達する前にストラップ２５５が酸化によって
なくなってしまうほど大きくてはならない。前述の従来
のＤＲＡＭセルでは、重要なストラップ厚さを維持する
ためにＲＩＥステップのタイミング調整が必要だったの
とは対照的に、このストラップ２５５の深さは重要では
ない。
リコン内部電極２４０の電極接触面２４２と単結晶エピ
タキシャル層の垂直ストラップ接触面２５２は、ポリシ
リコンのストラップ２５５によって接続される２つの表
面である。ポリシリコンのストラップ２５５は、付着さ
れた後、層１１０と同じ高さまで研摩される。次に、層
１１０をマスクとして使用して、ストラップ２５５の上
部を酸化する。ストラップ２５５はストラップ酸化物層
２６２によって保護された状態を維持する。この酸化
は、層２４０からストラップ２５５への外方拡散によっ
て、その後に形成されるアクセス・デバイスのＮ+領域
とオーム接触するストラップ導電経路を形成する働きも
する。この酸化は、保護層１１０がはがされた後で層全
体を保護し絶縁するために、酸化物層２６２のエッジ上
に形成される「バーズ・ビーク」がストラップ２５５の
エッジまで延びるまで続行される。したがって、カラー
誘電体の厚さと、水平方向のエッチングの量と、ストラ
ップ２５５の厚さとの間には相関関係がある。水平方向
のエッチングの量は、バーズ・ビークがオフセット距離
のエッジに達する前にストラップ２５５が酸化によって
なくなってしまうほど大きくてはならない。前述の従来
のＤＲＡＭセルでは、重要なストラップ厚さを維持する
ためにＲＩＥステップのタイミング調整が必要だったの
とは対照的に、このストラップ２５５の深さは重要では
ない。
【００１４】図１１に示す酸化ステップ後に、前記ネス
ビット他の論文または米国特許第５２４２８５９号に例
示されている従来の方法で、図１３に示すように浅いト
レンチ分離領域１６０を形成し、アクセス・トランジス
タ１５０およびその後の相互接続を形成する。分離領域
１６０は、酸化することによって、または例えば図１３
の形に浅いトレンチを形成し、このトレンチに酸化物の
ような誘電体を充填することによって形成することがで
きる。
ビット他の論文または米国特許第５２４２８５９号に例
示されている従来の方法で、図１３に示すように浅いト
レンチ分離領域１６０を形成し、アクセス・トランジス
タ１５０およびその後の相互接続を形成する。分離領域
１６０は、酸化することによって、または例えば図１３
の形に浅いトレンチを形成し、このトレンチに酸化物の
ような誘電体を充填することによって形成することがで
きる。
【００１５】図１２は、入出力セクション２０と、図示
のセル５５を含むメモリ・アレイ５０とを有するＤＲＡ
Ｍ集積回路１０の斜視図を概略的に示したものである。
セル５５は、図１３のゲート１５５、ゲート酸化物１２
０、側壁スペーサ１９０、Ｎ型のソース１２２、および
ドレイン１２４を有するアクセス・トランジスタ１５０
に接続された、前述のトレンチを含んでいる。このセル
は、トレンチに部分的に食い込むように形成された浅い
酸化物分離領域１６０により分離され、残ったストラッ
プ２５５は側面においてドレイン１２４と接触する埋込
み接続ストラップとして機能する。分離領域１６０は、
ストラップ深さ２４４より大きい深さ、具体的には〜
０．５μｍまでエッチングされ、その結果、内部電極２
４０はアクセス・トランジスタのみに接触する。簡略化
のため、図にはビット線、ワード線、および接点が示さ
れていないが、当業者に周知の様々な構成を図示のトレ
ンチとともに使用することができる。
のセル５５を含むメモリ・アレイ５０とを有するＤＲＡ
Ｍ集積回路１０の斜視図を概略的に示したものである。
セル５５は、図１３のゲート１５５、ゲート酸化物１２
０、側壁スペーサ１９０、Ｎ型のソース１２２、および
ドレイン１２４を有するアクセス・トランジスタ１５０
に接続された、前述のトレンチを含んでいる。このセル
は、トレンチに部分的に食い込むように形成された浅い
酸化物分離領域１６０により分離され、残ったストラッ
プ２５５は側面においてドレイン１２４と接触する埋込
み接続ストラップとして機能する。分離領域１６０は、
ストラップ深さ２４４より大きい深さ、具体的には〜
０．５μｍまでエッチングされ、その結果、内部電極２
４０はアクセス・トランジスタのみに接触する。簡略化
のため、図にはビット線、ワード線、および接点が示さ
れていないが、当業者に周知の様々な構成を図示のトレ
ンチとともに使用することができる。
【００１６】本発明は様々な実施例で実施できることを
当業者なら容易に理解するであろう。たとえば、図示の
例ではＮ形ＭＯＳ電界効果トランジスタ（ＦＥＴ）を示
しているが、本発明は、Ｐ形ＦＥＴまたはドーパントの
極性に適切な変更を加えたｂｉＣＭＯＳ技術でも実施す
ることができる。また、各部の寸法は例示のためのもの
にすぎず、将来は各部の寸法が減少することにも留意さ
れたい。同様に、当業者なら、他の数多くのトランジス
タ構築方法、セル構造、分離、ならびにＤＲＡＭアーキ
テクチャに本発明を容易に適用できるはずである。本発
明は、ここに示した実施例に限定されるものではなく、
特許請求の範囲のみに限定されるものである。
当業者なら容易に理解するであろう。たとえば、図示の
例ではＮ形ＭＯＳ電界効果トランジスタ（ＦＥＴ）を示
しているが、本発明は、Ｐ形ＦＥＴまたはドーパントの
極性に適切な変更を加えたｂｉＣＭＯＳ技術でも実施す
ることができる。また、各部の寸法は例示のためのもの
にすぎず、将来は各部の寸法が減少することにも留意さ
れたい。同様に、当業者なら、他の数多くのトランジス
タ構築方法、セル構造、分離、ならびにＤＲＡＭアーキ
テクチャに本発明を容易に適用できるはずである。本発
明は、ここに示した実施例に限定されるものではなく、
特許請求の範囲のみに限定されるものである。
【００１７】
【発明の効果】本発明によりトレンチ処理が容易で経済
的なトレンチ・キャパシタＤＲＡＭセルを製造する方法
を提供することができた。
的なトレンチ・キャパシタＤＲＡＭセルを製造する方法
を提供することができた。
【図１】処理の初期ステップを示す、本発明に従って構
築したトレンチの上部の断面図である。
築したトレンチの上部の断面図である。
【図２】処理の初期ステップを示す、本発明に従って構
築したトレンチの上部の断面図である。
築したトレンチの上部の断面図である。
【図３】処理の初期ステップを示す、本発明に従って構
築したトレンチの上部の断面図である。
築したトレンチの上部の断面図である。
【図４】処理の初期ステップを示す、本発明に従って構
築したトレンチの上部の断面図である。
築したトレンチの上部の断面図である。
【図５】処理の初期ステップを示す、本発明に従って構
築したトレンチの上部の断面図である。
築したトレンチの上部の断面図である。
【図６】完全なトレンチを示し、下部のドーピングを示
す図である。
す図である。
【図７】完全なトレンチを示し、下部のドーピングを示
す図である。
す図である。
【図８】完全なトレンチを示し、下部のドーピングを示
す図である。
す図である。
【図９】完全なトレンチを示し、下部のドーピングを示
す図である。
す図である。
【図１０】トレンチの内部電極と隣接区域との接点の形
成を示す図である。
成を示す図である。
【図１１】トレンチの内部電極と隣接区域との接点の形
成を示す図である。
成を示す図である。
【図１２】ＤＲＡＭチップの斜視図である。
【図１３】ＤＲＡＭセルの概略断面図である。
５５ セル １２０ ゲート酸化物 １２２ ソース １２４ ドレイン １５０ アクセス・トランジスタ １５５ ゲート １６０ シャロー・トレンチ分離部 ２０６ 拡散域 ２３０ キャパシタ・トレンチ誘電体 ２４０ ポリシリコン内部電極 ２５２ 垂直ストラップ接触面 ２５５ 導電圧ポリシリコンのストラップ ２６２ ストラップ酸化物層
フロントページの続き (72)発明者 オグラ・セイキ アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション ロング・ヒ ル・ロード 50 (72)発明者 ジョーゼフ・フランシス・シェパード アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション カントリ ー・クラブ・ロード 36
Claims (4)
- 【請求項１】第１の極性の半導体基板の表面上に一時保
護層を形成するステップと、 上記基板を第１の深さまで垂直方向にエッチングしてト
レンチを形成し、上部トレンチ側壁と第１のトレンチ底
部を露出させるステップと、 前記一時保護層の下にある前記上部トレンチ側壁に対し
てほぼ等方性のエッチングを行うことにより前記トレン
チを水平方向に広げ、側壁オフセット距離だけ前記上部
トレンチ側壁から変位したトレンチ・カラー側壁を形成
するステップと、 前記カラー側壁と前記第１のトレンチ底部との上に前記
側壁オフセット距離とほぼ等しい厚さを有するカラー誘
電体の層を形成するステップと、 前記第１のトレンチ底部から前記カラー誘電体を除去す
るステップと、 最終トレンチ底部と下部トレンチ側壁とを有する最終ト
レンチ深さまで、前記第１のトレンチ底部から前記トレ
ンチをさらにエッチングするステップと、 前記下部トレンチ側壁に第２の極性のドーパントをドー
ピングするステップと、 前記下部トレンチ側壁上にトレンチ誘電体を形成するス
テップと、 前記トレンチ内に内部電極を形成するステップと、 前記内部電極と前記カラー誘電体とを所定の深さまでエ
ッチングし、トレンチ側壁の上部をストラップ接触面と
して、前記内部電極の上面を電極接触面として露出させ
るステップと、 前記ストラップ接触面および前記電極接触面と接触する
導電ストラップを形成するステップと、 前記導電ストラップと接触するデバイス領域を有するア
クセス・トランジスタを形成するステップとを含む、Ｄ
ＲＡＭセルの製造方法。 - 【請求項２】前記ストラップを形成する前記ステップ
が、酸化物マスクを使用して前記ストラップの上面を酸
化して、ストラップ酸化物層のエッジが少なくとも前記
上部トレンチ側壁まで延びるストラップ酸化物層を形成
するステップを含むことを特徴とする、請求項１に記載
の方法。 - 【請求項３】前記ストラップを形成する前記ステップ
が、前記トレンチの領域と部分的に重なるように、前記
ストラップ深さより大きい深さを有する分離領域を形成
し、前記ストラップの一部を除去するステップを含むこ
とを特徴とする、請求項１に記載の方法。 - 【請求項４】前記第１の極性とは逆の第２の極性のドー
パントを前記最終トレンチ底部に注入し、このドーパン
トを拡散させて埋込み拡散プレート領域を形成するステ
ップをさらに含むことを特徴とする、請求項１に記載の
方法。
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|---|---|---|---|
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| US269852 | 1994-06-30 |
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|---|---|
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| JP3110977B2 JP3110977B2 (ja) | 2000-11-20 |
Family
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| JP (1) | JP3110977B2 (ja) |
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