TW449862B - Field-shield-trench isolation for gigabit DRAMS - Google Patents

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TW449862B
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trench
polycrystalline silicon
filled
isolation
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TW089102368A
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Jack A Mandelman
Rama Divakaruni
Giuseppe Larosa
Carl Radens
Ulrike Gruening
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Infineon Technologies Corp
Ibm
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Description

A7 449 86 2 B7_ 五、發明說明（1 ) 發明夕領城 本發明有關於動態随機存取記億體（DRAM),且更特別 地有關DRAM中之場遮蔽隔離的使用。 發明夕昔晷 一種恃別重要的積體電路為DRAM,其包含横豎排列於 半導體主體（晶片、基板）中的記億胞陣列以及位於該晶 Η表面上的字元線舆位元線，以謓寫儲存於各記億胞中 的位元β各記億胞通常包含一與儲存電容器連接的開關 (通常為η通道金屬氧化物半導體場效電晶體（HOSFET))。 在DRAM技術中，其傜不斷地增加晶Η中的記憶胞密度 。此舉通常包含各記億胞尺寸的縮減，以及晶Η中之記 億胞的更緊密堆積。較小記億胞尺寸以及更緊密記憶胞 堆積的效果將造成記億胞之電晶體中的短及窄通道效應 的問題。 為解決該問題，通常增加形成於晶片表面之Ρ型阱的 摻雜，其中作為記億胞開關之η通道MOSFET被形成於該 晶片中。然而，增加Ρ型導電性阱摻雜將傾向於增加電 晶體的接面漏電流。此將劣化儲存於儲存電容器中之儲 存位元的留滞時間^因而在記億體操作期間，需要以更 快頻率更新儲存訊息，並減少該時間。因此，其已證實 源自於Ρ型阱摻雜增加所造成之半導體基材中的電場增 加將電活化存在於半導體基材（基板）中的矽缺陷^更緊 密堆積所産生的另一値問題在於隔離所需的較窄淺溝渠 傾向於具有較高的縱樓比^此舉將導致增加的矽應力以 本紙張尺度適用中國國家標準（CNS)A4規格mo X 297公釐） I I---- -裝 i I ----—訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 ^^9862 A7 __；_B7 _ 五、發明說明（2 ) 及更大的矽缺陷濃度。産生具有更緊密記憶胞堆積及更 小記億胞尺寸之陣列的這些因素皆傾向於增加陣列漏電 流〇 場遮蔽隔離在η通道金屬氣化物半導髎iNMOS)積體電 路的技藝中像為普遍的隔離技術，因為當用於積體電路 的縻準技術為僅使用η通道M0SFET的純NM0S技術時，其 相當易於執行β然而，OHOS技術己為互補式MOS(CMOS) 技術（同時使用η通道及p通道M0SFET,以降低功率損 耗）所大量取代。由於該技術轉移的結果，1C中的場遮 蔽隔離係大幅為LOCOS (CMOS的局部氧化）以及STI (淺溝 渠隔離）。此乃因場遮献隔離不易與CH0S技術一同使用， 因為η通道與p通道電晶體需要相反極性的場遮蔽罨氣 偏壓，而使得互補電路之區域中的混合場遮蔽匾域的導 線複雜化。 DRAM的恃徽在於，雖然其使用η通道及ρ通道M0SFET ，但ί>通道M0SFET的使用（稱為PM0S技術）通常限於使用 於定位、感測與更新記億胞的支援電路，以及該支援電 路傜安置於晶片周邊。然而，該晶片的中心區域僅條使 用於僅使用NM0S技術的記億胞陣列。再者，在使用PM0S 於記億胞之電晶體的狀況中，NM0S電晶體的使用通常限 定於晶Η周邊的支援電路。 在"Effects of a New trench-isolated Transistor Using Sidewall Gates" , by Ratsuhiko H i e d a e t a 1., IEEE Transaction on Electron Devices, Vo 1 . 36, N. 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） --------------· -------訂--------- <請先閱讀背面之;i意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 49862 A7 _;_B7_ 五、發明說明（3 ) 9, September 1989中，使用形成於導體基板中的溝渠 偽為所述。該溝渠偽以一層二氣化矽襯墊。其次，該溝 渠下半部像以多晶矽填充，而該溝渠上半部係以二氣化 矽堉充。溝渠中的多晶矽在電位上為電氣浮置，其可降 低此類溝渠隔離所提供的電氣隔離。 1396年3月17目所核准的美國專利第5,557 ,135號（M. Hashimoto)表示一種場遮蔽，其係使用與基板雙電氣隔 離並經其頂端表面電氣連接至電壓供應器，而將η通道 FET電氣隔離的多晶矽填充溝渠ρ該頂端連接將增加所 需的矽面積，因而不希冀地增加産生晶Η的成本。多晶 矽至溝渠頂端的延伸將增加記億胞的電容量。 發明之概要 本發明所開發的DRAM待擻在於記憶胞所在的中心區 域通常僅使用NH0S或PM0S技術之一，而非CMGS技術。再 者，當電晶體為η通道M0SFET時，其通常形成於ρ型導 電性阱中。當電晶體為Ρ通道M0SFET時，則形成於η型 導電性阱中。通常，該阱頂端部分的導電率係低於該阱 深部的導電率。 本發明俗使用於記億胞的隔離，其係習知技藝氣化矽 淺溝渠隔離（STI)與習知技藝摻雜多晶矽場遮蔽隔離（其 中該摻雜場遮蔽多晶矽偽位於溝渠中的氣化矽下方，並 多使用於隔離該阱的較深部份）的組合。因此，STI的氧 化矽部分可較習知技藝的技術為淺。再者，以摻雜多晶 矽所提供的隔離為主動式的，而非被動式的，因為其傺 -5 - -----------------------訂—------- 乂請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
A7 _B7 五、發明說明（4 ) 藉由導電連接至阱（其係似相同的導電型被摻雜）中的單 晶矽而維持在一適當的偏壓，因而可較標準STI的氣化 矽更為有效。再者，因為該隔離溝渠的較深部份偽以接 雜多晶矽镇充，所以較小深度的氣化矽需要沈積。此偽 有助於填充具有高縱橫比的隔離溝渠。再者，在隔離溝 渠中的摻雜多晶矽所提供之對於周圍單晶矽的熱匹配較 氣化矽為佳。其將降低單晶矽中所誘發的矽缺陷數目， 因而降低所伴隨的漏電流β在隔離溝渠中之摻雜多晶矽 的高度偏好不向上延伸至足以覆蓋接近晶片表面的位元 線擴散，以使得基於多晶矽遮献所造成的位元線電容量 可被忽略。該場遮蔽被維持在該阱之較深部份的電位 (通常有較大的導電率），此舉將迫使接近矽表面的電位 産生主動式隔離。 由装置特性的觀點，本發明偽有關於一種包含一半導 體結構的半導體基材。該半導體基材形成具有壁面及上 、下部分並包覆包含一半導體結構之半導體基材區域的 隔離溝渠，其中該半導體結構僳與包含於該半導體基材 中但未位於該包覆區域中的其他半導體結構電隔離。該 隔離溝渠的較低部分傜以一導電材料至少部分地《充， 其中該導電材料具有以一第一電氣絶緣體而與該溝渠較 低部分的壁面至少部分隔離的壁面部分，以及具有與半 導體基材電接觸的一較低部分。該隔離溝渠的較高部分 像以一第二電氣絶緣體填充。 由其他的装置特性觀點，本發明俗有關於動態隨機存 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --I---» — — — — — — — ------- — 訂·-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 449862 B7_ 五、發明說明（5 ) 取記億體（DRAM)。該DBAM包含複數個記億胞及一隔離溝 渠。該複數値記憶胞俗横豎排列於半導體基材的主動區 中，而該主動區係以一連纊的隔離溝渠而在該半導體基 材中彼此隔離。該隔離溝渠具有壁面及上、下部分^該 隔離溝渠的較低部分傜以一導電材料填充，其中該導電 材料具有以一第一電氣絶緣體而與該溝渠較低部分的壁 面至少部分隔離的壁面部分，以及具有與半導體基材電 接觭的一較低部分。該隔離溝渠的較高部分係以一第二 電氣絶緣體填充。 由其他的裝置特性觀點，本發明俗有關於動態随機存 取記億體，該DRAM包含一記億體部分及一周邊部分，記 億體部分包含橫豎排列於半導體基材之主動區中的複數 個記億胞，而各記億胞包含一電晶體（一種導電型）及一 儲存電容器，而該主動區俗以在該半導體基材中一第一 隔離溝渠而被彼此隔離，該隔離溝渠具有以摻雜多晶矽 填充的一較低部分以及以電氣絶緣體填充的一較高部分 。該摻雜多晶矽埔充物的較低部分將與半導體基材電接 觸，而摻雜多晶矽填充物的壁面部分傜以一電氣絶綈層 而與溝渠較低部分的壁面部分電痛離。周邊部分包含有 至少包含一種導電型的電晶體以及一種相反導電型的一 電晶體於半導體基材中的罨路，而該周邊電路僳以在該 半導體基材中一第二隔離溝渠（以一電氣絶緣體填充）而 彼此電氣隔離。 由其他的待性觀點，本發明僳有關於態随機存取記憶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝---I!--訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 449862 a7 _B7_ 五、發明說明（6 ) 體。該DRAM包含一記億胞陣列，其傺形成於矽晶片中之 一種導電型的阱中並横豎地排列，而各記憶胞包含一電 晶體及一儲存電容器及一連績的隔離溝渠。該連鏟的隔 離溝渠形成於阱中，用於與阱中的其他記憶胞對電隔離 «該連續的隔離溝渠具有以介電材料填充的一較高部分 以及以多晶矽（以阱的導電型被摻雜）填充的一較低部分 。該摻雜多晶矽填充物的較低部分將與阱電氣接觸，而 摻雜多晶矽填充物的壁面部分俗以一電氣絶緣層而與溝 渠較低部分的壁面部分電隔離。周邊部分包含有至少包 含一種導電型的電晶體以及一種相反導電型的電晶體於 半導體基材中的電路，而該周邊電路傜以在該半導體基 材中一第二隔離溝樂（以一電氣絶緣體填充）而彼此電氣 隔離。 由其他的特性觀點，本發明像有關於包含有一單晶矽 晶Η的動態隨機存取記憶體，該單晶矽晶片包含複數個 主動區，各主動區各包含一對電晶體及一對分離的儲存 溝渠（用於提供各電晶體一儲存電容器）以及一連缠的隔 離溝渠。該連續的隔離溝渠被安置於矽晶片中，用於與 主動區彼此隔離，該儲存溝渠傜以一種導電型的摻雜多 晶矽堉充。該隔離溝渠具有以介電材料填充的一較高部 分以及以摻雜多晶矽（與該一種導電型相反的導電型， 並連接至一部份的矽晶Μ)填充的一較低部分。該摻雜 多晶矽填充物的較低部分將與矽晶片電接觸，而摻雜多 晶矽填充物的壁面部分係以一電氣絶緣層而與溝渠較低 ^ 8 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----裝-----ί —訂·--------線 (請先閱讀背面之注意事項再填寫本頁) 4 49862 A7 _B7 五、發明說明（7 ) 包方 供該 提 。 於法 用方 種的 一 離 於隔 關電 有之 俗構 明結 。發體 離本導 隔-半 氣點之 電觀中 分的材 部性基 面恃體 壁程導 的製半 分由於 部含 材以傜 基.，分 體面部 導壁低 半的較 的分其 分部 ， 部低分 於較部 渠之低 溝渠較 離溝的 隔該渠 一 墊溝 成襯離 形體隔 :緣該 有絶充 驟氣填 步電料 的 一 材 含以電 包 ，導 法中一 而緣 體絶 緣氣 ftM S 绍 pr 氣一 電以 該及 以以 係 *， 分離。 部隔分 他電部 其面高 而壁較 ，的的 觸分渠 接部溝 電低離 材較隔 基渠該 體溝充 導離填 半隔而 與與體 製法 於方 用該 種 〇 一 法 於方 關的 有中 係材 明基 發體 本導 ，半 點之 觀型 gas 性導 特種 程一 製於 他胞 其億 由記 作 與區 ) 動 導 sEf ¥ » ^ ^ ^ :S 層中 D ί » ΡΑ其存 於 的Μ儲 a ^ ^ Μ ^ ^ 億 一 3區 供is渠 提_溝定I : { 翩 有上隔 驟面蔽 步表遮 的端場 含頂的 包的缠 材 基 體 逋 ---------------裝— (請先閱讀背面之注意事項再填寫本頁) . 中 該卜電 二 一 域 像 成 區 型 形 SS帶 帛Ξ Φ 的罾區 二·渠 晶ί溝 多離離 雜隔隔 摻電該 該矽於 ,晶渠 其單溝 充與離 填並隔 砂反的 晶相鑛 多型連 雜電一 摻導成 以種形 並 Ί ; 多為 雜型 摻電 以導 •’的 上矽 面晶 壁多 的雜 分摻 部該 低 ， 較部 之底 渠的 溝渠 離溝 隔離 該隔 於該 層充 緣填 絶矽 氣晶 -線. 經濟部智慧財產局員工消費合作杜印製 底各 渠在 溝 ； 離分 隔部 了 髙 除較 Γν 的 渠 溝 it 離 隔 該 體 晶 電 應 效 場 離d IS S ^ ¥ 材_物 基Μ化Hue ^ ^ S 對 並sfl S ^ ^ 電P形 導);中 種外區 一 域動 該部主 源各 的於 型接 電連 導電 反導 相一 型供 電提 導域 種區 一 帶 該散 與擴 且一 離以 隔及 此以 彼 ； 有區 具極 體汲 晶與 電極 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 4 49 862 _B7___ 五、發明說明（8 ) 電晶體的源極與儲存溝渠的多晶矽填充物之問。 本發明將由下列配合附圖的細節説明而更清楚地瞭解。 圖式之簡單說明 第1圖至第12圔各表示根據本發明之形成一記億胞對 陣列於其中之各階段的一半導體基材（諸如一矽工件、 基板、晶片其中第1圖為上視圖，第2圖為穿經第 1圖之虛線2-2的横剖面圖，第3 _為穿經第1圖之虛 線3-3的横剖面圖，第4圖為上視圖，第5-11匾為穿經 第4圖之虛線4-4的横剖面圖，第12圖為穿經第1圖之 虛線1 2 - 1 2的横剖面圖；以及 第13圖為半導體基材之周圍的橫剖面圖，其包含第1 圖之記億胞的支援電路。 該圖式無須依比例繪製。 發明詳細説明 第1圖及第2圖各表示使用根據本發明之圍橈半導體 結構的場遮蔽隔離之半導體基材10的上視圖及横剖面圖 。第2圖的橫剖面圖係穿經第1圖的虛線2-2。一半導 體結構代表任何可形成於半導體基材中的電氣元件和/ 或電路β在舉例的實施例中，該半導體結構為形成在具 有一頂端表面10 Α之半導體基材（基板、晶片）10 (諸如單 晶矽晶圓的一部分）中的隨機動態存取記億體（DRAH)的 記憶體部分（表示於第2圖中），其具有横豎排列之記億 胞對的記億體陣列，各記億胞包含一電晶體及一溝渠型 的儲存電容器，並使用本發明的場遮蔽隔離。第1_為 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐） --------------裝--------訂---------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 4 9 862 A7 _B7_ 五、發明說明（9 ) 實際圖案的部分簡化，以便更容易瞭解本發明的場遮蔽 隔離。其並未表示出DRAH的字元及位元線，以及電晶體 的閛極及閛介電層。 如所熟知，通常許多DRAM(各包含數百萬個記億胞）同 時形成於一單一晶圓中，且該晶圓於後缠被切割成多數 個晶H,其通常各包含一個或多個DRAMe本發明所舉例 說明的該DRAH像使用π通道金屬氣化物半導體場效電晶 體（NMOSFETS),其傺為現今的標準，因為其固有的速度 優點較Ρ通道MOSFET為佳。其偽形成於一單晶ρ型導電 性匾域中，諸如形成於一較輕微摻雜Ρ型導電性基板中 的一適當摻雜Ρ型導電性阱、一位於Ρ型導電性基板上 之η型導電性層上方的一 ρ型導電性區域、位於一 η型 導電性基板上之一 Ρ型導電性區域、形成於一絶緣基板 (諸如石英）上的一磊晶單晶Ρ型導電性區域或具有一深 鑲埋η型導電性層的一 ρ型導電性基板。 說明如下之舉例的實施例係使用為Ρ型導電性並具有 一深鑲埋η +型層17(形成於記憶胞所佔據之部分下方的 部分）的半導體基材10。在該η +型镇埋層17上的半導體 基材10部分被標示為Ρ型阱或僅標示為阱β 在一舉例的實施例中，第1圖第2圖所示的該半導匾 基材10條如下形成。首先，一PAD層11形成於一 ρ型半導 體基材10的頂端表面10A上，該PAD層通常包含一較薄的 下氧化矽層以及一較厚的上氮化矽層。為簡化起見，圖 式中的PAD層11為一單層》該層接箸被刻畫而暴露出形 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） ------» f I -----------I I 訂·-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 a? ___B7_ 10 五、發明說明（） 成深儲存溝渠12的區域，通常以非等向性活性離子蝕刻 (ϋΙΕ)進行，而提供直立式壁面於儲存溝渠12,如第2 圖所示。 該深儲存溝渠12使用於形成記億胞的儲存電容器。 在各儲存溝渠12被定位後，其通常以一相當薄的絶線 層13 (將作為形成於該儲存溝渠12中之電容器的節點介 電質）襯墊。該介電層13通常為氧化矽層、氮化矽層或 包含氧化矽與氮化矽的層。第1圖僅表示三列DRAM記憶 胞的部分p第一（上）列表示二個儲存溝渠12,各具有一 覆蓋其壁面的介電層13、一共用汲極區42，以及鄰接各 溝渠12的一分離式源極區40。該組合代表二個記憶胞， 其各包含一形成於儲存溝渠12中的溝渠電容器，以及具 有一 n +型導電性汲掻區42與一 π +型導電性源棰區40的η 通道金屬氣化物半導體（MOS)電晶體β二値電晶體共用 該共同汲極區42。由寫入作業至讀取作業，汲極與源極 區的名稱將相反。因此，汲極區42在記億胞的讀取作業 期間將變成源極區42，而源極區40在記億胞的讀取作業 期間將變成汲極區40。一分離的閘極介電層與閘極（未 表示於第1圖與第2圔中）形成於汲極區42與各源棰區 4 0之間。第三（下）列包含與上列相同的結構。為各該記 憶胞對及其周圍的半導體基材10部分所佔用的區域被標 示為主動區。中列包含二對記億胞。各該主動區傜以本 明的連缠遮蔽場彼此隔離，其詳細説明如下。 在舉例的實例中，一列的記憶胞對係與相鄰列的記億 -1 2 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐> ------- I I I I---------— —訂--------- (請先閱讀背面之注意事項再填寫本頁) A49862五、發明說明（U) 佈用 該適 2 Γ 4 周 區佈 極該 汲 a 的率 同效 共有 1 當 用相 共士曰 胞而 億域 記區 的矽 對的 各用 ，使 開所 錯於 對對 胞局 線 元)ο 位免 式避 蠱訊 折雜 的的 知佳 熟更 於構 構 結 以 得 結構 線結 元線 位元 式位 放式 開放 較開 供在 提於 其易 並 慣 依 係 且 區 極 汲 同 共1 0 用蔽 共遮 不場 並本 其用 /IV 使 時Η 胞列 億排 記豎 一 横 單為 及例 材 基 體 導3-半線 之虛 圖之 3 圖 穿 1 如第 經 穿 為 係 其 示 所 中 圔 面 剖 横 且 行 進 續 繼 程 製 該 _ 面 剖 橫 的 獲溝 為存 。儲 充該 填過 4 1超 矽至 晶積 多沈 雜被 摻常 性通 4 iVmi 1 導矽 型晶 η 多 以 ， 係性 12充 渠填 溝的 存好 儲良 各得 1 層 面AD 5 · 表 端 頂 的 1Χ 1Α 層ΜΡ 薄(C 至光 伸抛 延械 並機 學 渠化 至 化 坦 平 it —--------裝·— (請先閱讀背面之注意事項再填寫本頁) 方 上 面 表 端 頂 的 以水 #11Α 接丨 及 以 平 環 f-- 介1 供 提 分 部 間 中 的 2 渠 溝 存 儲 該 各 著 沿 次 其 化 氣), ] E 的 _—_ 厚(R 較刻 一 蝕 為子 常離 通性 ，活 5 . 1 性 管向 層 矽 常 通 此 至 等 非 以 訂，_ 成 形 充 填 矽 晶 多 該 於 槽 凹 度除 深移 的被各 冀分之 希部出 所13露 縳層暴 邊的所 部中槽 底域凹 15區為 管之於 環上成 物其形 化及層 氧管矽 逹環化 ，成氧 中形層 4- 1 在一 次次 其其 渠 溝 存 儲 2 .線· 經濟部智慧財產局員工消費合作社印製 表經 平以 水渠 的溝 有該 所將 自法 而充 ，填 刻原 独以 性 ， 向次 等其 ο 用層 使矽 -化 次氣 其二 。該 上除 面移 壁面 電化氣 介氧二 至二的 成的餘 形出剩 槽露得 凹暴使 的所以 新將， 一 -端 ，次頂 此其15 至。管 。度環 充深的 镇的冀 矽冀希 晶希至 多所除 型端移 η 頂刻 的 1 触 雜管層 摻環矽 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 4 4 9 862 a? 7 _B7_ 12 五、發明說明（） 化矽層變成環管15。其次，最後形成的凹槽像以一 η摻 雜多晶矽再填充，且該镇充物偏好些撤低於表面10Α。 最後，該凹槽被填充（通常為TEOS沈積所形成的二氣化 矽16)，並作為一介電質覆蓋層。在該填充後，表面被 平坦化。 結果條表示於第3圔中，各深儲存溝渠12的較深主要 部分係以η型摻雜多晶矽U填充，而較淺的次要頂端部 分像以氧化矽16填充，以及一値氣化矽琛管層15被形成 於各儲存溝渠1 2的多晶矽1 4部分中。僅有二個中心相鄰 的儲存溝渠12與一有限的半導體基材10部分被示於第3 圖中，以簡化該圔式。除了第11圖以外，所有後缠的圖 式亦僅表示該二個儲存溝渠12以及其周圍之有限的半導 體基材10部分。應注意地是，除了電晶體所在的區域外 ，相鄰儲存溝渠12間的半導體基材10區域將包含製造於 二値儲存溝渠12(第3圖所示）間之場遮蔽部分。 第4圖（為上視圖）及第5圖（為穿經第4圖之虛線4-4 的横剖面圖）表示該製程接著以諸如光阻之一適當的遮 罩材料18層沈積於層II的頂端表面11Α上，如所示，其 僳覆蓋於如上述之電晶體對被形成於儲存溝渠12間的區 域上。在遮罩層18中的一開口將留下一未被遮罩的中心 區域1 9於中間列記億胞的中心溝渠1 2間，以及該開口僳 圍繞所有的遮罩材料18部分（如第4 _中的虛線長方形 所示）。 使用光阻18及二氧化矽層16作為遮罩，接箸蝕刻（通 -1 4- 本紙張尺度適用中國國家標準（CNS)A4規格（210^ 297公釐） -----------裝--------訂---------線 (請先閱讀背面之沒意事項再填寫本頁) A7 449862 B7_ 13 五、發明說明（） 常以非等向性RIE)暴露出的PAD層11部分及其底部，而 使得未被倮護的矽位於二氣化砂層1 6間。 在該蝕刻後，光阻遮罩18被移除，結果表示於第6圖 中，其係表示一隔離溝渠20被形成於未為光阻層18或二 氧化矽區16(由TE0S所沈積）所保護的半導體基材10中。 該隔離溝渠20俗自行對齊於深儲存溝渠12的壁面邊緣， 該溝渠亦存在於記憶胞的横列間，且偏好較標_STI所 使用的典型淺溝渠深度為深。特別地是，其偏好該隔離 溝渠20較介電環管15頂端為深，如第6圖所示》 其次，深儲存溝渠12的多晶矽煩充表面及矽（將容納 為隔離溝渠2ϋ所暴露出的M0SFET)被氧化，而形成一場 遮蔽介電層21,如第7圖所示β層21偏好為熱成長二氣 化矽β 其次，薄間隔物22(為未摻雜或徹量摻雜的ρ型多晶 矽）形成於場介電層21的垂直壁面上，如第8圖所示。 此舉通常藉由首先沈積一層多晶矽於隔離溝渠20中，並 接著使用非等向性RIE形成多晶矽壁面間隔物而完成。 間隔物22環徺所有的各儲存溝渠12,包含形成電晶體於 其中的部分以及鄰接電晶體周圍之半導體基材1β的區域。 現今偏好（雖非必要}在凹槽20底部的二氧化矽層21選 擇性地植入，而形成更大量摻雜的Ρ +型導電性匾23於凹 槽2G底部的半導體基材1D中。其次，暴露出之多晶矽間 隔物22間的薄場遮蔽氣化矽層21的底部將移除，而暴露 出在隔離溝渠20底部的單晶砂23,如第8 _所示。 -1 5 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------I I - I -----— 訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 經濟部智慧財產局員工消費合作社印製 “9862 A7 _^_·_B7_ 1 4 五、發明說明（） 現在，如第9圖所示，一經大量摻雜的p +型導電性多 晶矽2 6層（通常為1 0 19 - 1 G & c «Γ3値受體）將沈積，而填 充多晶矽間隔物2 2間之隔離溝渠2 0中的空間。此舉最好 藉由沈積經摻雜的矽而過量填充該隔離溝渠20並接著將 表面平坦化而完成。其傺為該P +型摻雜多晶矽層26的一 部分（形成隔離溝渠2D的場遮蔽部分）》該p +型摻雜多晶 矽2δ完全圍繞二個電晶體的主動區以及各記億胞對的儲 存溝渠12 ,其中該電晶體包含共用汲極區42與源極區40 以及閘極與閘棰介電層（未表示於該圖式中）。該場遮蔽 矽層的高度通常為150-1000奈米間，且較佳地在200-500 奈米間。該場遮蔽的頂端表面被挖堀至一預定深度》 至此，定義支援電路的主動區（通常為η通道與ρ通 道M0SFET混合排列於DRAM之半導體基材lfl的周邊部分中） 以及蝕刻移除該周邊部分的PAD層（同時遮罩該DRAM之半 導體基材10的記億體部分）通常為有利的。第13圖（其將 被説明如下）係表示半導體基材10之周邊部分的一作為 舉例的橫剖面圖。 在PAD層11於周邊部分開洞且遮罩層移除後，在陣列 區中的多晶矽26以及周遴支援區域中所暴露出的矽將被 蝕刻至通常較汲極匾42或支援電路中之M0SFET的ρ/η接 面深度些撤深的深度，而留下部分的多晶矽2 6Α (見第13 圖其次，在支援區域之單晶矽中及隔離溝渠20中所 形成的該凹槽係以一般的方式填充並緻密化（若為所需） ，其通常以藉由CVD所沈積的氣化矽28過量填充並接箸 -1 6- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------* I------訂---II---- {請先閱讀背面之注意事項再填寫本頁) A7 4 49862 五、發明說明（） 平坦化。結果表示於第10圖中》該二氧化矽请充28偽位 於該經摻雜的多晶矽場遮蔽層26A上方，並提供該隔離 溝渠2 0的STI層。層2 8的深度有助於確保汲極區4 2與連 接至其之位元線54(見第11圏）的電容量貢獻可被忽略。 在淺溝渠隔離層28被形成於場遮蔽多晶矽26A上方後 ，各記億胞之NM0SFET的源極40與汲棰@42偽以傳統的 方法形成。 通常，其首先包含將主動區上方的PAD層移除，以暴 露出電晶體形成於其中的單晶矽》其次，成長一播牲氣 化物，並將阱進行摻雜。其次，剝除該犧牲氧化物，並 形成一層薄的氧化物於暴露出的矽，其係適用為電晶賭 的閘極介電層5QAe此傺較佳地以矽的熱氣化法完成》 其次，在閘極介電層5QA上沈積一以摻雜多晶砂堆驀的 蘭極導體以及一以絶線體覆蓋的壁面，以及刻畫該蘭極 堆叠而形成各電晶體的閘棰電極51。使用該閑電極52作 為植入遮罩，其次以一般的方法形成各電晶體的n +型源 掻區40與汲棰區42»在霣晶體形成期間，充分的n型摻 質通常穿經環管15頂端上方而由n +多晶矽镇充物Η擴敗 出，以形成一 η型導電帶29於單晶矽中之電晶體的源極 區40與深儲存溝渠12之多晶矽填充物14(作為記億胞的 儲存節點）之間β 該場遮蔽僳特別地有效（無須過度地提升阱的摻雜濃 度），且半導體基材10中之導電帶擴散29的深度係相當 淺（亦即在場遮蔽底部下方之不超過約1〇_20倍的該場遮 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） . II I--* I I---— I I------- (請先閱讀背面之泣意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 /： < - j 8 6 2 B7__ 1 6 五、發明說明（） 蔽與單晶矽間之介電質厚度的深度 其次，以熟知的方法在半導體基材1Q頂端上方形成不 同的導電線路（形成若干字元線3 1 , 3 2,3 3, 3 4 ),汲棰接 觸52,53,以及連接至該DRAM的汲極接觸52，53的一位 元線54。其中，字元線31，34傺使用於第11圖所示的二 锢電晶體，而字元線32,33(稱為傳遞字元線）則使用於 上、下橫列中的電晶體（未表示於第11圓中）β 因為該大量摻雜的Ρ型場遮蔽區2 6 Α提供極佳之ρ型 阱的深部的主動隔離，所以若為所希冀，使用較僅有STI 時更深的導電埋入帶29將變得可行。該更深的帶29可在 源棰區4 0與深溝渠填充物12所提供的儲存節點間提供一 較低電阻率的連接，且亦改良對於帶深度異變的忍受能 力。再者，使用場遮献溝渠隔離允許降低陣列中的阱摻 雜，其將降低接面漏電流並改良良率》 多晶矽填充物2A可為2fiAA所部分取代，其傺以定義 出一 U型體積的虛線而表示於第11圆中，該體積偽以二 氧化矽请充物28填充。 若為所冀，則如所述之場遮蔽的使用亦有助於直立 式電晶體沿著深溝渠的垂直壁面形成。該直立式電晶體 漸漸引人注目，以便節省通常佔用半導體基材頂端表面 上之空間的水平式電晶體。 再者，因為以氧化矽填充的該S T I溝渠可較淺，所以 其可更容易被填充。再者，如前述，該經改良之主動區 的單晶矽與多晶矽場遮蔽區之間的熱匹配能力可使得較 -1 8- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------^--------訂·--------線 (請先閱讀脅面之注意事項再填寫本頁) 經濟部智慧財產局員工湞費合作社印製 A7 B7 449862 五、發明說明（17) 少的矽缺陷形成於單晶主動區中（相較於僅使用氧化矽 於記憶胞隔離時）。 第12圖表示在字元線與位元線（皆未表示於第1圖中） 形成後，穿經第4圔所示之半導體基材10的虛線14之一 經簡化的構剖面圖。該圖式傲穿經上横列的儲存溝渠1 2 ，中橫列之一電晶體的一位元線64(未表示於第4圖中） 、一閘棰51(未表示於第4圃中）與一閘極氧化物介電層 50A(未表示於第4圖中），以及下橫列的一儲存溝渠12。 深η +型導電性層17亦表示於第12圖中，其像在用於儲存 電容器的深儲存溝渠12形成期間，較佳地包含於半導體 基材1Q中。薄層17係作為以深儲存溝集12所形成之各儲 存電容器的外部平板，而嫫充物14則作為内部平板。該 n +型平板通常以適當的方式被雒持在位元線所希冀的最 高與最低電壓中間的電位β該範圍通常在0-1.5伏特之 間。間隔物2 2 (夾合於薄層2 1與導電填充物2 6 Α之間）未 表示於第1 2圖中，以簡化該圖式。 在一目前地較佳實施例中，薄層17延伸穿經半導體基 材10之記億體陣列區的整掴底部，以及一周圍的η阱區 將向下垂菹地延伸，以便將半導體基材10的記億體部分 與半導體基材1〇的其他部分電隔離。此將有效地形成一 電隔離Ρ型導電性阱於半導體基材1(1中，並允許施加於 半導體基材10之阱部分的偏壓與施加於半導體基材10其 他部分者不同。通常- 0.5至-1.0伏恃阱施加於阱部，而 接地電位則被施加於半導體基材1 0的其他部分。此將有 Ί 9 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11----- — II —---訂·---11--- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 ^49862 B7___ 18 ~ 五、發明說明（） 助於降低半導體基材10之記億體部分（亦即阱部）的漏電 流《通常該更負的電位傜經由匾域23與表面1GA相交的 延伸部分（未表示於圖中）而被施加於其。 第13圓表示一半導醱基材ifl之周邊部分的横剖面圖， 其係使用根據本發明之以二氣化矽61埔充的隔離溝渠60 *而將同時包含η通道與p通道HOSFET於半導醱基材1〇 中的周邊霣路輿包含於記憶體部分中的記億胞電隔離。 這些電路通常使用於控制先前所述的記億胞。 —η型導電性阱（區域）99顯示形成於部分的半導體基 材10中，而一 Ρ通道M0SFET被形成於其中β -Ρ +型導霉 性源極區102與一 ρ +型導電性汲極區1〇4(為部分的阱部99 所隔離）傺位於阱部99中。一閘極介電層106俗位於表面 10Α上，並延伸至源極區1〇2與汲極區104之間。一閘棰 108覆蓋於一閘極介電層1〇6上。電接觸110, 111分別連 接至源極匾102與波棰區104。一 η通道M0SFET形成於半 導體基材10之周邊部分的其他部分中。該π通道M0SFET 包含一 η +型導霉性汲掻區112,其僳以部分的半導體基 材It)與一η +型導電性源極區114隔離。一介電閘極層116 傺沿著汲極區116與源掻區114間的表面延伸，且為閘極 118所覆蓋。分離的電極120, 122分別連接至汲極區112 與源極區114。該二電晶體的閘極108，118電連接在一起 ，且汲極區1 0 4 , 1 1 2電連接在一起，而形成一反向器。 電搔U0通常連接至DRAM所使用的正電壓源（未表示於圖 中），而電極122則通常連接至一參考電位（例如接地電 -2 0 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I--— lint---衣·! —訂.I ! I ! - (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 449862 a? _B7_____ 五、發明說明（13) 位）〇由於該二電晶體的結構提供一摑反向器功能，使 得以邏輯"1H施加於閘棰108,118時，一邏輯"0"將出現 於電極110,12D，而以通輯"0"施加於閘極108J18時， 一邏輯"1"將出現於汲極區104,120。該電路通常稱為互 補式金屬氣化物半導體（CMOS)反向器β 隔離溝渠6 0係圍嬈於二個電晶體周圍，並以二氣化矽 61填充，以便將這些電晶體及其所包含的電路與半導體 基材10周圍部分中的其他電晶體或元件電隔離。在一目 前較佳實施例中，雖然二氣化矽填充物61的高度通常些 徹大於汲極與源極區1 0 2 , 1 0 4 , 1 1 2 , 1 1 4的深度，惟在一 作為舉例的實施例中，偏好小於第11圖之層28的厚度》 其傜以如下的方式完成。在第9圖的煩充物26被平坦化 至層11的表面11 Α後，其傜蝕刻至一較低的水平。其次 ，隔離溝渠60及剩餘的層26同畤被蝕刻β其次，以填 充物6 1壤充溝渠6 0，並以填充物2 8填充多晶矽部分2 6 A上 方的凹槽。 應瞭解地是，所逑的特殊實施例偽為本發明之一般性 原理的舉例。各種其他的實施例可在不違背本發明之精 神與範畴下想到β例如，可有除了氣化矽以外之介電丰才 料可使用於淺溝渠隔離。再者，本發明的場遮蔽可被使 用於使用Ρ通道M0SFET作為電晶體或使用以複層堆愚形 成於晶片頂端表面上之儲存電容器（在本技藝中有時被 執行以取代深溝渠電容器）的記億胞中。再者，多數種 的電絶綠體（諸如氮化矽、氮氧化矽或其薄層）可取代隔 -2 1 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------ί ! ί 訂· I---— II (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 44 9 8 6 2 A7 _B7_ 2 0 五、發明說明（） 離溝渠2D下半部中所使用的二氧化矽21或場遮蔽介電質 。再者，多數種導體（諸如多晶矽與金靥矽化物的複合 物）可取代隔離溝渠20下半部中所使用的摻雜多晶矽26A。 再者，除了記億胞以外，其他的半導體結構亦可使用本 發明的場遮蔽隔離。這些結構包含（惟並非僅限於此）雙 極電晶體、接面場效應電晶體、二極體、電阻、電容器 和/或使用這些和/或其他元件的多數種電路。 符號之說明 10......半導體母材 1 0A.....頂端表面 1 1......"PAD，， 1 1 A.....頂端表面 12 ......深儲存溝渠 13 ......絶緣層 14 ......η +型導電摻雜多晶矽 15 ......介電質璟管 16 ......二氣化矽 1 7......卩+型綾埋層 18 ......遮罩材料 19 ......中心區域 2 0......隔離溝渠 2 1......介電層 22......間隔物 2 3......Ρ +型導電區 -11- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I -----^-----J -裝------— —訂------- - 線 (請先閒讀背面之注意事項再填寫本頁) 449862 2 1 五、發明說明（） A7 經濟部智慧財產局員工消費合作社印製 2 6... ...P +型導電多晶矽 2 6 A… ...多晶砂 26AA . ...部分 28… ...氧化矽 2 9… ...η型導電帶 3 1... 3 2… ...字元線 33… ...字元線 34… ...字元線 40… ...源極區 4 2… ...汲摔區 5 0 A .. ...閘極介電層 5 1... ...閘極電極 52… ...汲極接觸 5 3... ...汲極接觸 54… ...位元線 6 0,.. ...隔離溝渠 6 1... ..· 一氧化矽 64 ... ..·位元線 99 ... ...η型導電阱 10 2.. ...Ρ +型導電源極區 10 4.. ...Ρ +型導電汲極區 10 6.. ...閘極介電層 108,. ...閘極 -2 3- --------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 4 9 862 2 2 五、發明說明（） A7 經濟部智慧財產局員工消費合作杜印制农 1 1 0… …電 接 &αή 觸 111... …電 接 觸 112... ,· · η + 型 導 電 汲 極 區 1 1 4… • , . η + 型 導 電 源 極 區 116.,, 電 閘 極 靥 118... …閘 極 1 2 0… …電 極 122,·· ..電 極 I 1------ — —----—訂·-----— II (請先閱讀背面之注咅？事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐)

Claims (1)

  1. AS449862 § 六、申請專利範圍 經濟部智慧財產局員工消費合作社印製 充 ο 也中包 地與並 填材二 胞基 中低導 充中 覆其該 分而， 體電為 億體 其較半 填其 包，於 部體分 導皆 記導 ，渠與 體， 並渠位 少緣部及绝該體 的半 充溝有 緣體 分溝未 至絶面以氣中緣 中該 填該具 絶億 :部離但 料氣壁； 其絶 區在 料與並 氣記 含下隔中 材電的分 ，氣 動而 ：材而， 電取 包、的材；電一離部 材電 主渠 分電體分 二存 ，上域基離導第隔低 基二 ：之溝 部導緣部及第機 材及區體隔一 一分較 j 體第 含材離 下一絶面以一隨 基面材導電以以部一 Μ導與 包基隔 、以氣壁；以態 體壁基半構偽有少的分半一 ，體的 上係電的分偽動 導有體該結分具至觸 之第 體導續 及分一離部分之 半具導於體部料面接 項該 億半連 面部第隔低部項 的成半含導低材壁電 1而S3於一 壁低 一 分較髙3 構形之與半較電的材勺第， 取列以 有較以部一較第 結材構係他的導分基 Μ圍矽 存排傺.，具的有少的的圍 體基結構其渠該部體it範晶 機豎區離集渠具至觸渠範 導體體結的溝中低導離利多 隨橫動隔溝溝料面接溝利 半導導體中離其較半 專雜。態個主此離離材壁電離專 含半半導域隔，渠與 請摻矽動數該彼隔隔電的材隔請 種該一半區該充溝有$申為化種複而中該該導分基該申 一 含該覆 填該具 如料氣一 ，材 該部體 如. » . ------------ L衣·-------訂--- ----線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） “9 862 . I , D8六、申請專利範圍 經濟部智慧財產局員工消費合作社印製 拼該 主的基以填 電絶 及該 中而 中 電 面為 之型體有體 材氣 以而 α 其， 其 導 表矽 材電導具緣 基電及體，渠 ，離 ， 種 晶晶 基導半渠絶 體一以晶路溝 體隔 體 一 單多 體該該溝氣 導以；電電離 億此。億 於 之雜 導含在離電 半偽離的的隔 記彼矽記 列 型摻 半包以隔一 與分隔型中二 取而化取 排 電的 於胞傺該以 將部電電材第 存渠氧存 豎 導中。：列憶區，及 分面分導基一 I機溝二機 横 一分材含排記動離以 部壁部一體中 ^ 随離為随 ：且 之部基包豎各主隔分 低的面含導材^ 態隔皆態 含離 材低體，橫而該此部 較物壁少半基tbs動一層動。包隔 基較導體含，而彼低 的充的至於體Kltt之第緣之的，此， 體之半億包胞，而較 物填分有體導 項該絶項缠體彼 Μ 導渠該記其億器渠一 充矽部含晶半 Ϊ5 的氣 5 連億一 ~ 半溝至取，記容溝的.，镇晶低其電該充第分電第為記 ， 於離接存分摘電離充分矽多較，一在填圍部與圍渠取材 成隔建機部數存隔填部晶雜渠分的以體範以體範溝存基 形該電隨體複儲一矽高多摻溝部型傜緣利像緣利離機體 區在並態億的及第晶較雜而與邊電路絶專對絶專隔隨導 動而型動記中體一多一摻，而周導電氣請胞氣 半主，電種一區晶中雜的該觸層 一 反邊電申億電申(·',-i"該中導一 動電材摻充 接緣 相周一如記該如該Ύ" ή:-·. . . 5 6 7 8 (請先閱讀背面之注意事項再填寫本頁) ^--------訂-----111線· -1· I n , 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） AS 449862 § D8 六、申請專利範圍 型之主動表面層中的記億胞陣列被包含於其中： 記憶胞對你以在半導體基材中之一建續的隔離溝渠 而隔離於該半導體基材中，該隔離溝渠包含的镇充物 為介電材料的頂層部分以及為多晶矽（傺以該一種導 電型摻雜，並被設計成維持在排斥少數載體的電位）的 底層部分；以及 一較低部分的該摻雜多晶矽填充物將與半導體基材 電接觸，且該摻雜多晶矽填充物的壁面部分偽以一電 氣絶緣層而與該溝渠較低部分的壁面部分電氣隔離。 9. 一棰動態隨機存取記億體，包含： 一記億胞陣列，其傺形成於矽晶Μ中之一導電型的 阱中並橫豎地排列，而各記憶胞含一電晶體及一儲存 電容器； 一連績的隔離溝渠，其形成於阱中，用於與阱中的 各記億胞對電隔離，該連缠的隔離溝渠具有以介電材 、填充的一較髙部分以及以多晶矽（以阱的導電型摻 雜）填充的一較低部分；以及 該摻雜多晶矽填充物的較低部分將與阱電接觸，而 摻雜多晶矽填充物的壁面部分係以一電氣絶綠層而與 溝渠較低部分的壁面部分電隔離。 10. 如申諳專利範圍第9項之動態随機存取記億體，其 中各記億胞的儲存電容器係由以多晶矽填充的儲存溝 渠形成，該儲存電容器傺與阱電隔離並以一導電帶（其 包含一外擴散區）而電連接至記億胞之電晶體的源極， -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟郤智慧財產局員工消費合作社印製 一6, I ϋ ϋ ϋ i tt I I . I ϋ ij ί ϋ ϋ ϋ ϋ n ϋ ϋ ί ^1 ϋ ϋ ϋ I n ϋ ϋ I A8 Λ * Β8 4498S2 ,_%1_ 六、申請專利範圍 且在一共用縱稱中之各電晶體的汲極傜以一共用的位 元線連接。 1 1 .如申請專利範圍第1 G項之動態隨機存取記億體，其 中該連缠隔離溝渠之較低镇充部分的頂端並不高於横 列記億胞之電晶體的汲極的底部，而該較低填充部分 的底部傺至少如該擴散帶（將儲存溝渠的填充物與電 晶體的一源極連接）的底部一般深。 12. 如申請專利範圍第11項之動態隨機存取記億體，其 中該連續隔離溝渠的介電镇充物為氧化矽。 13. 如申請專利範圍第9項之動態隨機存取記億體t其 中該阱為P型導電性，電晶體為π通道金屬氧化物半 導體場效應電晶體（與該阱形成P-η接面），該隔離溝 渠的較低部分傺以P型多晶矽填充，以及該儲存溝渠 係以η型多晶矽填充。 14. 如申請專利範圍第11項之動態隨機存取記億體，其 中在該隔離溝渠中之介電材料的底部水平至少與形成 記億體之矽半導體基材中之最深的源極/半導體及汲 極/半導體P-η接面一般深。 15. —種動態隨機存取記億體，包含： 一單晶矽晶片，其包含複數痼主動區，各主動區各 包含一對電晶體及一對分離的儲存溝渠（用於提供各 電晶體一儲存電容器）； 一連績的隔離溝渠，其安置於矽晶片中，用於與主 動區彼此隔離，該儲存溝渠係以一導電型的摻雜多晶 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂------- 經濟部智慧財產局員工消費合作社印製 ------------------------ A8 449862 滢 D8 六、申請專利範圍 矽填充； (請先閱讀背面之注意事項再填寫本頁) 該隔離溝渠具有以介電材料填充的一較高部分以及 以摻雜多晶矽（與該一種導電型相反的導電型，並被 連接至一部份的矽晶片）填充的一較低部分； 該摻雜多晶矽填充物的較低部分將與矽晶η電接觴 ，而摻雜多晶矽填充物的壁面部分傺以一電氣絶緣層 而與溝渠較低部分的壁面部分電隔離。 16. 如申請專利範圍第15項之動態隨機存取記億體，其 中各電晶體包含一値一種導電型的局部區域，其被連 接至相關儲存溝渠之一種導電型的摻雜多晶矽填充物。 17. 如申請專利範圍第16項之動態隨機存取記憶體，其 中該矽晶片包含一 Ρ型阱於所有記億胞之主動區含於 其中的頂端表面，該電晶體為η通道金屬氧化物半導 體場效應電晶體，該儲存溝渠係以η型摻雜審晶矽填 充，以及該連绩隔離溝渠之較低部分的«充物為Ρ型 摻雜多晶矽。 18. —種用於提供含於半導體基材中之半導體結構之電 隔離的方法，包含下列步驟： 經濟部智慧財產局員工消費合作社印製 形成一隔離溝渠部分於半導體基材中： 以一電氣絶緣體襯墊該溝渠之較低部分的壁面； 以一導材料嬪充該隔離溝渠的較低部分，其較低部 分係與半導體基材電接皤，而其他部分偽以該電器絶 緣體而與隔離溝渠較低部分的壁面電隔離；以及 -2 9-本紙張尺度適用中國國家標準（CNS)A4規格（21CU 297公t ) 2 6 8 944 ABCD 六、申請專利範圍 以一電氣絶緣體填充該隔離溝渠的較高部分。 19.如申請專利範圍第18項之方法，其中該導電材料為 摻雜多晶矽且該電氣絶緣體與電氣絶緣層皆為二氣化 矽。 20· —種用於製作記億胞於一種導電型之半導體基材中 的方法，包含的步驟有： 提供一經刻畫的PAD層於該半導體基材的頂端表面 上（定義記憶胞形成於其中的主動區）與一連續的場遮 蔽隔離溝渠區； 肜成儲存溝渠於該主動區中，並以摻雜多晶矽填充 其，該摻雜多晶矽的導電型像與該一導電型相反並與 單晶矽電隔離（除了擴散帶區域外）： 形成一連缠的隔離溝渠於該隔離溝渠匾中； 形成一電氣絶緣層於該隔離溝渠之較低部分的壁面 上； 以摻雜多晶矽镇充該隔離溝渠的底部，該摻雜多晶 矽的導電型為該一導電型與半導體基材電隔離（除了 隔離溝渠底部域外），· 以氧化砂镇充該隔離溝渠的較高部分； 在各主動區中形成一對金靥氣化物半導體場效應電 晶體，該電晶體具有彼此隔離且與該一導電型相反導 電型的源極與汲極區；以及 以一擴散帶區域提供一導電連接於各電晶體的源極 與儲存溝渠的多晶矽填充物之間。 -30- 本紙張尺度適用中國國家標準（CNSM.l規格（210x297公t ) (請先閱讀背面之注意事項再填寫本頁) --------訂---------線— 經濟部智慧財產局員工消費合作社印製
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