KR100390803B1 - 기가비트 ｄｒａｍ을 위한 필드 시일드 트렌치 절연 - Google Patents

기가비트 ｄｒａｍ을 위한 필드 시일드 트렌치 절연 Download PDF

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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

반도체 바디에 형성된 다이나믹 랜덤 액세스 메모리(DRAM)은 수직 절연 트렌치에 의해 서로 절연되고 보조 회로로부터 절연되는 개별 메모리 쌍을 가진다. 상기 절연 트렌치는 측벽과 상부와 하부를 가지며, 메모리 셀을 포함하는 반도체 바디의 영역을 둘러싼다. 절연트렌치는 메모리 셀 쌍을 서로 전기적으로 절연하며, 상기 둘러싸인 영역내에 위치하지 않지만 상기 반도체 바디내에 포함된 보조회로로부터 메모리 셀 쌍을 절연한다. 상기 절연 트렌치의 하부는 제1 절연체에 의해 트렌치 하부의 측벽으로부터 적어도 부분적으로 분리되는 측벽부 및 반도체 바디와의 전기적 접촉하는 하부를 가지는 도전성 재료로 채워진다. 상기 절연 트렌치의 상부는 제2 절연체로 채워진다.

Description

기가비트 ＤＲＡＭ을 위한 필드 시일드 트렌치 절연 {FIELD-SHIELD-TRENCH ISOLATION FOR GIGABIT DRAMS}
본 발명은 다이나믹 랜덤 액세스 메모리(DRAM)에 관한 것으로서, 특히 DRAM에서의 필드 시일드 절연물(field shield isolation)의 사용에 관한 것이다.
특히 중요한 집적 회로 소자는 반도체 바디(칩, 기판)에 로우와 칼럼으로 배열되는 메모리 셀 어레이 및 개별 셀에 저장된 비트를 기록하고 판독하기 위한 칩 표면상의 워드 라인과 비트라인을 포함하는 DRAM이다. 각각의 메모리 셀은 일반적으로 스토리지 캐패시터와 직렬로 연결된 스위치, 통상적으로 n-채널 금속-산화물-반도체 전계 효과 트랜지스지터(MOSFET)를 포함한다.
DRAM 기술에서 칩의 메모리 셀 밀도를 증가시키는 지속적인 경향이 있다. 이것은 일반적으로 개별 메모리 셀의 크기 감소 및 칩 메모리 셀의 더 치밀한 팩킹 양자를 포함한다. 더 작은 메모리 셀 크기와 더 치밀한 메모리 셀 팩킹의 효과는 메모리 셀의 트랜지스터에서의 단채널 및 협채널 효과와 관련한 바람직하지않은 문제를 초래한다.
이런 문제를 해결하기 위하여, 통상적으로 메모리 셀의 스위치로서 사용되는 n-채널 MOSFET이 형성되는, 칩의 표면에 형성된 p형 웰의 도핑을 증가시킨다. 그러나, p형 도전성 웰 도핑의 증가는 트랜지스터의 접합 누설을 증가시키는 경향이 있다. 이것은 스토리지 캐패시터에 저장된 스토리지 비트의 유지 시간을 저하시킨다. 차례로 이것은 저장된 정보의 더욱 빈번한 리프레싱을 요구하고 메모리가 생산적으로 동작하는 시간을 감소시킨다. 부가적으로, p형 웰 도핑의 증가로부터 초래하는 반도체 바디에서의 증가된 전계가 실리콘 바디(기판)에서 유래하는 실리콘 결함을 전기적으로 활성화한다는 증거가 있다. 더 치밀한 팩킹으로 발생하는 다른 문제는 절연을 위해 필요한 더 협소하고 얕은 트렌치가 더 높은 종횡비를 가지려는 경향이 있다는 것이다. 이것은 증가된 실리콘 스트레스와 더 큰 실리콘 결함의 집중을 초래한다. 이런 인자는 모두 더 치밀한 셀 팩킹과 더 작은 셀 크기를 갖는 어레이에서 초래하는 어떤 누설을 증가시키는 경향이 있다.
필드 시일드 절연은 종래 n채널 금속-산화물-반도체(NMOS)에서 많이 사용된 절연 기술인데, 집적 회로를 위한 표준 기술이 단지 n채널 MOSFET에만 사용되는 순수 NMOS 기술일 때 수행하기에 상대적으로 쉽기 때문이다. 그러나, NMOS 기술은 더 낮은 파워 손실로 n채널과 p채널 MOSFET를 사용하는 상보형 MOS(CMOS)에 의해 상당히 대체되었다. 이런 기술 변화의 결과로서, IC에서의 필드 시일드 절연은 LOCOS(CMOS의 국부 산화)와 STI(얕은 트렌치 절연)에 의해 상당히 대체되었다. 이것은 필드 시일드 절연이 CMOS 기술과 사용하기 어렵기 때문인데, 그 이유는 n채널 및 p채널 트랜지스터가 반대 극성 필드 시일드 바이어스를 요구하여, 상보형 회로의 영역에 있는 혼합 필드 시일드 영역의 배선을 복잡하게 하기 때문이다.
DRAM의 특성은, 이들이 n채널 및 p채널 MOSFET를 사용하더라도, p채널 MOSFET(PMOS 기술로서 표현되는)의 사용은 전형적으로 메모리 셀의 어드레싱, 센싱 및 리프레싱을 위해 사용되는 보조 회로에 국한되고, 이런 보조 회로는 칩 주변부에서 국부화된다는 것이다. 그러나, 칩의 주요 중심 영역은 단지 NMOS 기술을 사용하는 메모리 셀의 어레이에 대해서만 사용된다. 더욱이, PMOS가 메모리 셀의 트랜지스터 대신에 사용되는 보기에서, NMOS의 사용은 칩 주변부에서의 보조 회로에 국한된다.
Katsuhiko Hieda 등, IEEE Translation on Electron Device, Vol.36, N.9, 1989.9., 명칭이 "측벽 게이트를 사용한 새로운 트렌치 절연 트랜지스터의 효과"인 논문에는 반도체 기판에 형성되는 트렌치의 사용이 개시되어 있다. 상기 트렌치는 실리콘 이산화물층으로 라이닝된다. 다음에 트렌치의 하부가 폴리실리콘으로 채워지고 트렌치의 상부가 실리콘 이산화물로 채워진다. 트렌치내의 폴리실리콘은 이런 형태의 트렌치 절연에 의해 근소하게 제공되는 전기적 절연을 감소시킬 수 있는 전위에서 전기적으로 플로팅한다.
1996년 1월 17일에 특허된 미국 특허 제5,557,135호(M. Hashimoto)는 폴리실리콘으로 채워진 트렌치를 사용하는 필드 시일드 형태를 개시하는데, 상기 트렌치는 기판으로부터 유전적으로 절연되고 n채널 FET를 전기적으로 절연하기 위해 그것의 상부를 통해 전압 공급원에 연결된다. 상기 상부 접속부는 필요한 실리콘의 영역을 증가시키고, 따라서 바람직하지 못하게 얻어지는 칩의 비용을 증가시킨다. 폴리실리콘의 트렌치 상부로의 확장은 메모리 셀의 캐패시턴스를 증가시킨다.
본 발명의 목적은 기가비트 DRAM을 위한 필드 시일드 절연을 제공하는 것이다.
도 1 내지 도 12는 본 발명에 따른 한쌍의 메모리 셀 어레이를 형성하는 여러 단계에서의 반도체 바디(예를 들어, 실리콘 제품, 기판, 칩)를 도시하는데, 도 1은 평면도이고 도 2는 도 1의 점선 2-2를 통한 단면도이고, 도 3은 도 1의 점선 3-3를 통한 단면도이고 도 4는 평면도이고, 도 5 내지 도 11은 도 4의 점선 4-4를 통한 단면도이며, 도 12는 도 1의 점선 12-12를 통한 단면도.
도 13은 도 1의 메모리 셀을 위한 보조 회로를 포함하는 반도체 바디의 주변부에 대한 단면도.
※ 도면의 주요부분에 대한 부호의 설명 ※
10 : 반도체 바디 12 : 스토리지 트렌치
14 : n+ 도핑된 폴리실리콘 15 : 유전체 칼라
17 : n+형 층 20 : 절연 트렌치
22 : 스페이서 23 : p+형 도전성 영역
26 : p+형 층 26A : 필드 시일드 폴리실리콘
40, 42 : 소스와 드레인 영역 52 : 게이트 전극
본 발명은 메모리 셀이 국부화되는 중심 영역이 CMOS 기술이라기 보다는NMOS 또는 PMOS 기술중 하나만을 사용한다는 특성을 이용한다. 더욱이, 트랜지스터가 n채널 MOSFET일 때, 이들은 전형적으로 p형 도전성 웰에 형성된다. 트랜지스터가 p채널 MOSFET일 때, 이들은 n형 도전성 웰에 형성된다. 전형적으로 상기 웰의 상부는 웰의 깊은 부분보다 더 낮은 도전성으로 이루어진다.
본 발명은 셀 절연을 위해 종래 실리콘 산화물 얕은 트렌치 절연(STI) 및 종래 도핑된 폴리실리콘 필드 시일드 절연의 조합을 사용하는데, 도핑된 필드 시일드 폴리실리콘이 트렌치내의 실리콘 산화물 아래에 놓이고 웰의 깊은 부분을 절연하는데 사용된다. 따라서, STI의 실리콘 산화물 부분은 종래 기술에서보다 더 얇아질 수 있다. 더욱이, 도핑된 폴리실리콘에 의해 제공된 절연은 수동이 아닌 능동적이 되는데, 같은 도전성 형태가 되도록 도핑되는 웰내의 단결정 실리콘에 도전적으로 연결됨으로써 적당한 바이어스로 유지되기 때문이며, 그래서 표준 STI의 실리콘 산화물보다 더욱 효과적일 수 있다. 또한, 절연 트렌치의 가장 깊은 부분이 도핑된 폴리실리콘으로 채워지기 때문에, 작은 깊이의 실리콘 산화물이 증착될 것이 요구된다. 이것은 고종횡비를 갖는 절연 트렌치의 충진을 용이하게 한다. 더욱이, 절연 트렌치내의 도핑된 폴리실리콘은 실리콘 산화물보다 주위 단결정 실리콘에 대한 더 나은 열적 매칭을 제공한다. 이것은 수반하는 누설에서의 당연한 감소로 단결정 실리콘에 유도되는 실리콘 결함의 수를 감소시킬 것이다. 절연 트렌치의 도핑된 폴리실리콘의 높이는 폴리실리콘 시일드에 기인한 비트라인 캐패시턴스가 무시해도 무방하도록 칩 표면에 가까운 비트라인 확산부에 중첩할 정도로 위쪽으로 연장하지않도록 되어야 한다. 상기 필드 시일드는 웰의 더 깊고, 일반적으로 더욱 도전성을 가지는 부분의 전위로 유지되며, 이것은 가까운 웰 실리콘 표면의 전압이 액티브 절연을 생성하도록 한다.
장치 특성과 관련하여, 본 발명은 반도체 구조를 포함하는 반도체 바디로 지향된다. 상기 반도체 바디는 측벽과 상부와 하부를 가지고, 반도체 바디내에 포함되지만 둘러싸인 영역에 배치되지않는 다른 반도체 구조로부터 절연되어야 하는 반도체 구조를 포함하는 반도체 바디의 영역을 둘러싸는 절연 트렌치를 한정한다. 절연 트렌치의 하부는 적어도 부분적으로 제1 절연체에 의해 트렌치의 하부의 측벽으로부터 적어도 부분적으로 분리되는 측벽부를 가지고 반도체 바디와 전기적으로 접촉하는 하부를 가지는 도전성 재료로 채워진다. 절연 트렌치의 상부는 제2 절연체로 채워진다.
다른 장치 특성과 관련하여, 본 발명은 다이나믹 랜덤 액세스 메모리로 지향된다. 상기 다이나믹 랜덤 액세스 메모리는 다수의 메모리 셀과 절연 트렌치를 포함한다. 다수의 메모리 셀은 반도체 바디의 액티브 영역에 로우와 칼럼으로 배열되고, 상기 액티브 영역은 반도체 바디내의 연속적 절연 트렌치에 의해 서로 분리되어진다. 상기 절연 트렌치는 측벽 및 상부와 하부를 가진다. 절연 트렌치의 하부는 도전성 재료로 채워지는데, 그것의 측벽은 제1 절연체에 의해 트렌치의 하부의 측벽으로부터 적어도 부분적으로 분리되고 그것의 하부는 반도체 바디와 전기적으로 접촉한다. 절연 트렌치의 상부는 제2 절연체로 채워진다.
또다른 장치 특징과 관련하여, 본 발명은 다이나믹 랜덤 액세스로 지향된다. 상기 다이나믹 랜덤 액세스 메모리는 메모리부와 주변부를 포함한다. 상기 메모리부는 반도체 바디의 액티브 영역에 로우와 칼럼으로 배열되는 다수의 메모리 셀을 포함하고, 각각의 메모리 셀은 어떤 도전성 형태와 스토리지 캐패시터를 가지는 트랜지스터를 포함하고, 액티브 영역은 도핑된 폴리실리콘으로 채워지는 하부와 절연체로 채워지는 상부를 가지는 반도체 바디내의 제1 절연 트렌치에 의해 서로 절연된다. 상기 도핑된 폴리실리콘의 하부는 반도체 바디와 전기적 접촉을 만들며, 도핑된 폴리실리콘의 측벽부는 절연층에 의해 트렌치의 하부의 측벽부로부터 전기적으로 절연된다. 상기 주변부는 적어도 어떤 도전성 형태의 하나의 트랜지스터를 및 반대 도전성 형태의 트랜지스터를 포함하는 회로를 포함하며, 주변부의 회로는 절연체로 채워지는 반도체 바디내의 제2 절연 트렌치에 의해 서로 전기적으로 절연된다.
또다른 특징과 관련하여, 본 발명은 다이나믹 랜덤 액세스 메모리로 지향된다. 상기 다이나믹 랜덤 액세스 메모리는 실리콘 칩에 하나의 도전성 형태의 웰로 형성되고 로우와 칼럼으로 배열되는 메모리 셀의 어레이를 포함하고, 각각의 메모리 셀은 트랜지스터와 스토리지 캐패시터와 연속적 절연 트렌치를 포함한다. 상기 연속적 트렌치는 서로로부터 웰내의 한쌍의 개별 메모리 셀을 전기적으로 절연하기 위해 웰내에 형성된다. 상기 연속적 절연 트렌치는 유전체 재료로 채워지는 상부 및 웰의 도전성 형태로 도핑되는 폴리실리콘으로 채워지는 하부를 가진다. 도핑된 폴리실리콘 충진재의 하부는 웰과의 전기적 접촉을 만들고, 도핑된 폴리실리콘 충진재의 측벽부는 절연층에 의해 트렌치의 하부의 측벽부로부터 전기적으로 절연된다.
또다른 특징과 관련하여, 본 발명은 한쌍의 트랜지스터와 각각의 트랜지스터를 위한 스토리지 캐패시터를 제공하기 위한 한쌍의 개별 스토리지 트렌치와 연속적 절연 트렌치가 포함되는 다수의 액티브 영역을 포함한 단결정 실리콘 칩을 포함하는 다이나믹 랜덤 액세스로 지향된다. 상기 연속적 절연 트렌치는 실리콘 칩에 배치되고 서로로부터 액티브 영역을 절연하고, 상기 스토리지 트렌치는 하나의 도전성 형태의 도핑된 폴리실리콘으로 채워진다. 상기 절연 트렌치는 유전체 재료로 채워지는 상부를 가지고 상기 도전성 형태의 반대 도전성 형태의 도핑된 폴리실리콘으로 채워지고 실리콘 칩의 일부에 결합되는 하부를 가진다. 상기 도핑된 폴리실리콘 충진재의 하부는 실리콘 칩과의 접촉을 형성하며, 도핑된 폴리실리콘 충진재의 측벽부는 절연층에 의해 트렌치의 하부의 측벽부로부터 전기적으로 절연된다.
방법 특징과 관련하여, 본 발명은 반도체 바디에 포함된 반도체 구조을 위한 절연을 제공하는 방법으로 지향된다. 상기 방법은 반도체 바디의 일부에 반도체 바디를 둘러싸는 절연 트렌치를 형성하는 단계, 절연체로 트렌치의 하부의 측벽을 라이닝하는 단계, 반도체 바디와 전기적 접촉을 형성하는 하부를 가지고 절연체에 의해 절연 트렌치의 하부의 측벽부로부터 절연되는 다른 부분을 가지는 도전성 재료로 절연 트렌치의 하부를 채우는 단계, 및 절연체로 절연 트렌치의 상부를 채우는 단계를 포함한다.
또다른 방법 특징과 관련하여, 본 발명은 하나의 도전성 형태의 반도체 바디내에 메모리 셀을 형성하는 방법으로 지향된다. 상기 방법은 메모리 셀이 형성되는 액티브 영역, 및 연속적 필드 시일드 절연 트렌치 영역을 한정하는 반도체 바디의 상부 표면 위에 패턴화된 PAD 층을 제공하는 단계, 액티브 영역에 스토리지 트렌치를 형성하고 하나의 도전성과 반대인 도전성 형태로 이루어지고 스트랩 영역을 제외하고 단결정 실리콘으로부터 절연되는 도핑된 폴리실리콘으로 채우는 단계, 절연 트렌치 영역에 연속적 절연 트렌치를 형성하는 단계, 절연 트렌치의 하부의 측벽상에 절연층을 형성하는 단계, 하나의 도전성 형태로 이루어지고 절연 트렌치의 하부를 제외하고 반도체 바디로부터 절연되는 도핑된 폴리실리콘으로 절연 트렌치의 하부를 채우는 단계, 일정간격 배치되고 하나의 도전성 형태와 반대의 도전성 형태로 이루어지는 한쌍의 금속-산화물-반도체 전계효과 트랜지스터를 각각의 액티브 영역에 형성하는 단계, 및 스트랩 영역에 의해 각각의 트랜지스터의 소스와 스토리지 트렌치의 폴리실리콘 충진재 사이의 도전성 접속을 제공하는 단계를 포함한다.
본 발명은 첨부 도면과 관련하여 취해지는 다음의 상세한 설명으로부터 더 많이 이해될 것이다.
도 1과 도 2는 본 발명에 따른 반도체 구조 둘레에 필드 시일드 절연을 사용하는 반도체 바디(10)의 평면도 및 단면도이다. 도 2의 단면도는 도 1의 점선 2-2를 통해 취해진다. 반도체 구조는 반도체 바디내에 형성될 수 있는 어떤 전기적 부품 및/또는 회로를 의미한다. 예시적 실시예에서, 상기 반도체 구조는 상부 표면(10A)(도 2 참조)을 가지는 반도체 바디(기판, 칩)(10)(예를 들어, 단결정 실리콘 웨이퍼의 일부)에 형성되는 다이나믹 랜덤 액세스 메모리(DRAM)의 메모리부이며, 트랜지스터와 상기 트렌치 형태의 스토리지 캐패시터를 포함하고 본 발명의 필드 시일드 절연을 사용하는 한쌍의 메모리 셀의 로우와 칼럼의 메모리 어레이가 된다. 도 1은 본 발명의 필드 시일드 절연을 보다 쉽게 이해할 수 있도록 실제 도면으로부터 다소 간략화 되었다.
공지된 바와 같이, 전형적으로 많은 DRAM이 - 각각 수백만개의 메모리 셀을 포함하고 - 동시에 단일 웨이퍼에 형성되고, 다음에 상기 웨이퍼가 많은 칩으로 절단되며, 각각은 전형적으로 DRAM을 포함한다. 본 발명의 보기로서 기술되는 DRAM은 p채널 MOSFET 이상의 고유 속도 장점 때문에 현재 표준이 되는, n채널 금속-산화물-반도체 전계 효과 트랜지스터(NMOSFET)를 사용한다. 이것들은 예를 들어 훨씬 옅게 도핑된 p형 도전성 기판, p형 도전성 기판상의 n형 도전성 층상의 p형 도전성 영역, n형 도전성 기판상의 p형 도전성 영역, 석영같은 절연 기판상에 형성되는 에피택셜 단결정 p형 도전성 영역, 또는 깊게 매립된 n형 도전성 층을 갖는 p형 도전성 기판중 어느 것이 될 수 있는 단결정 p형 도전성 영역에 형성된다.
여기에 기술된 예시적 실시예는 p형 도전성이 되는 반도체 바디(10)를 사용하고 메모리 셀이 차지하는 부분 아래에 놓이는 깊게 매립된 n+형 층(17)을 가진다. 상기 n+형 매립층(17) 위의 반도체 바디(10)의 부분은 p형 웰 또는 단순히 웰로서 표시된다.
예시적 실시예에서, 도 1과 도 2에 도시된 반도체 바디(10)는 다음과 같이 형성된다. 우선 전형적으로 하부 실리콘 산화물의 박막층과 상부 실리콘 질화물의 후막층을 포함하는 "PAD"층(11)이 p형 반도체 바디(10)의 상부면(10A) 상에 형성되어진다. 간략화를 위해, 도면에서 상기 "PAD"층(11)은 단일층으로서 도시되어 있다. 다음에 이런 층은 도 2에 도시된 바와 같이 딥 스토리지 트렌치(12)에 대한 수직 측벽을 제공하기 위해 전형적으로 이방성 반응성 이온 에칭(RIE)에 의해 딥 스토리지 트렌치(12)가 형성되어야 하는 영역을 노출시키도록 패터닝된다.
상기 딥 스토리지 트렌치(12)는 메모리 셀의 스토리지 캐패시터를 형성하는데 사용된다. 각각의 스토리지 트렌치(12)가 적당히 배치되어진후, 일반적으로 스토리지 트렌치(12)내에 형성될 캐패시터의 노드 유전체로서 소용될 상대적으로 얇은 절연층(13)으로 라이닝된다. 상기 유전체층(13)은 전형적으로 실리콘 이산화물층, 실리콘 질화물층, 또는 실리콘 이산화물과 실리콘 질화물 둘다를 포함하는 층중 어느 하나이다. 도 1은 단지 DRAM의 메모리 셀에 대한 3개 로우의 부분만을 도시한다. 제1 (상부) 로우는 유전체층(13)이 측벽을 커버하는 2개의 스토리지 트렌치(12), 공통 드레인 영역(42), 및 각각의 트렌치(12)에 인접한 개별 소스 영역(40)을 도시한다. 이런 조합은 2개의 메모리 셀을 나타내는데, 각각의 셀은 각각은 스토리지 트렌치(12)내에 형성되는 트렌치 캐패시터 및 n+형 도전성 드레인 영역(42)과 n+형 도전성 소스 영역(40)을 가지는 n채널 금속-산화물-반도체(MOS) 트랜지스터를 포함한다. 둘다의 트랜지스터는 공통 드레인 영역(42)을 공유한다. 드레인과 소스 영역의 지정은 기록 동작에서 판독 동작까지 번복된다. 그러므로 드레인 영역(42)은 메모리 셀의 판독 동작동안 소스 영역(42)이 되고 소스 영역(40)은 메모리 셀의 판독 동안 드레인 영역(40)이 된다. 개별 게이트 유전체 층과 게이트(도 1과 도 2에 도시안됨)가 드레인 영역(42)과 각각의 소스 영역(40) 사이에 형성된다. 제3(하부) 로우는 상부 로우에 도시된 바와 같은 동일한 구성을포함한다. 각각의 한쌍의 메모리 셀과 그 주위에 인접한 반도체 바디(10)의 일부에 의해 차지되는 영역은 액티브 영역으로서 표시된다. 중간 로우는 2개 쌍의 메모리 셀을 포함한다. 각각의 액티브 영역은 아래에서 더욱 상세히 기술되는 본 발명의 연속적 필드 시일드에 의해 다른 것으로부터 절연된다.
예시적 보기에서, 하나의 로우의 한쌍의 메모리 셀은 인접한 로우의 메모리 셀로부터 엇갈림 배치되고 각 쌍의 메모리 셀은 공통 드레인 영역(42)을 포함한다. 이런 레이아웃은 사용된 실리콘 영역과 관련하여 효과적이라는 것을 알았다. 상기 레이아웃은 개방 비트라인 구조에 관하여 뛰어난 잡음 면역성을 제공하는 공지된 폴디드 비트라인 구조로로 변경가능하다. 개방 비트라인과, 뿐만 아니라 공통 드레인 영역을 공유하지않고 종래 로우 및/또는 칼럼으로 구성되는 단일 메모리 셀과 본 발명의 필드 시일드을 사용하는 것이 가능하다.
도 1의 점선 3-3를 따라 취해진 단면도인, 도 3의 반도체 바디의 단면도로 도시된 바와 같이, 프로세스가 계속 진행되고 각각의 스토리지 트렌치(12)가 n+형 도전성 도핑된 폴리실리콘(14)으로 채워진다. 양호한 충진을 달성하기 위하여, 상기 폴리실리콘(14)은 전형적으로 스토리지 트렌치(12)를 과충진하도록 증착되고 층(11)의 상부면(10A) 위로 연장되며, 다음에 화학적 기계적 연마(CMP)에 의해 PAD 층(11) 레벨의 상부면(11A)까지 평탄화된다.
다음에 상기 스토리지 트렌치(12)의 중간부를 따라 두꺼운 실리콘 산화물층인 유전체 칼라(15)가 제공된다. 끝으로, 상기 산화물 칼라(15)의 하부 에지에 대해 요구되는 깊이로, 또한 전형적으로 이방성 반응성 이온 에칭(RIE)에 의해 폴리실리콘 충진재(14)내에 리세스가 형성된다. 다음에 상기 칼라가 형성될 영역에 있는 층(13)이 제거된다. 다음에 실리콘 산화물층이 상기 리세스에 의해 노출되는 스토리지 트렌치(120의 측벽에 형성된다. 다음에 상기 리세스는 본래 충진법으로 도핑된 n형 폴리실리콘으로 재충진된다. 이제 새로운 리세스가 유전체 칼라(15)의 상부에 대해 요구되는 깊이에 대응하는 깊이로 형성된다. 다음에 잔류하는 실리콘 이산화물층이 칼라(15)가 되도록 요구된 칼라(15)의 상부까지 노출된 실리콘 이산화물층을 에칭한다. 이후에, 최종 형성된 리세스가 n도핑된 폴리실리콘으로 재충진되고 이런 충진물은 유리하게 상기 표면(10A)의 약간 아래로 유사하게 리세싱된다. 최종적으로, 이런 리스세는 유리하게 실리콘 이산화물(16)로 채워지는데, 상기 실리콘 이산화물은 전형적으로 TEOS 분해로부터 형성되고 유전체 캐핑층으로서 기능한다. 충진후, 상기 표면은 평탄화된다.
결과가 도 3에 도시되는데, 가장 깊은 딥 스토리지 트렌치(12)의 주요부가 n도핑된 폴리실리콘(14)으로 채워지고 얕은 미소한 상부가 실리콘 산화물(16)로 채워지고, 실리콘 산화물의 칼라 층(15)이 스토리지 트렌치(12)의 폴리실리콘(14) 부분에 형성된다. 단지 2개의 중심 인접한 스토리지 트렌치(12)와 제한된 부분의 반도체 바디(10)만이 도면의 간략화를 위해 도 3에 도시되어 있다. 도 11를 제외한 모든 도면들도 단지 2개의 스토리지 트렌치(12)와 그 주위의 제한된 부분의 반도체 바디(10)만을 도시할 것이다. 트랜지스터가 배치되는 영역이외의 인접한 스토리지 트렌치(12) 사이의 반도체 바디(10)의 영역은 도 3에 도시되는 2개의 스토리지 트렌치(12) 사이에 제조되는 필드 시일드의 일부를 포함할 것이다.
평면도인 도 4 및 도 4의 점선 4-4를 통해 취해진 단면도인 도 5는 층(11)의 상부면(11A)에 증착되는 포토레지스트와 같은 적당한 마스크 재료의 층(18)으로 계속되는 프로세스를 도시하는데, 이전에 개시된 바와 같이 트랜지스터 쌍이 스토리지 트렌치(12) 사이에 형성되어야 하는 영역 위에 배치되는 것으로 도시된다. 상기 마스크층(18)의 개구부는 메모리 셀의 중간 로우의 중심 트렌치(12) 사이에 마스킹되지않은 중심 영역(19) 뿐만 아니라 마스크 재료(18)의 모든 부분 둘레에 개구부(도 4의 점선 사각형으로 도시된)를 남긴다.
마스크로서 포토레지스트(18)와 실리콘 이산화물층(16)을 사용하여, 전형적으로 이방성 RIE에 의해 PAD층(11)의 노출된 부분 및 실리콘 이산화물층(16) 사이의 이제 보호되지않는 하부 실리콘이 에칭된다.
에칭후, 상기 포토레지스트 마스크(18)는 도 6에 도시된 결과로 제거되는데, 포토레지스트 층(18) 또는 TEOS로부터 증착된 실리콘 이산화물 영역(16)에 의해 보호되지않는 반도체 바디(10)에 절연 트렌치(20)가 도시되어 있다. 이런 절연 트렌치(20)는 메모리 셀의 로우 사이에 존재하는 딥 스토리지 트렌치(12)의 측벽 에지에 자기정렬되고, 유리하게 표준 STI에서 사용된 얕은 트렌치의 전형적인 깊이보다 더 깊다. 특히, 도 6에 도시된 바와 같이, 유전체 칼라(15)의 상부보다 더 깊은 절연 트렌치(20)를 갖는다는 것이 유리하다.
다음에 상기 딥 스토리지 트렌치(12)와 절연 트렌치(20)에 의해 노출되는 MOSFET를 포함할 실리콘의 표면은 도 7에 도시된 바와 같이 필드 시일드 유전체 층(21)을 형성하도록 산화된다. 층(21)은 바람직하게 열적으로 성장된 실리콘 이산화물이다.
다음에 도핑되지않거나 또는 약간 도핑된 p형 폴리실리콘중 하나로 구성되는 얇은 스페이서(22)가 도 8에 도시된 바와 같이 필드 유전체층(21)상의 수직 측벽상에 형성된다. 전형적으로 이것은 우선 절연 트렌치(20)에 폴리실리콘층을 증착한 다음에, 폴리실리콘 측벽 스페이서를 형성하기 위해 이방성 반응성 이온 에칭을 사용함으로써 수행된다. 상기 스페이서(22)는 트랜지스터가 형성되는 부분을 포함하고 상기 트랜지스터를 직접 둘러싸는 반도체 바디(10)의 영역에 있는 모든 스토리지 트렌치(12)를 둘러싼다. 중요하지는 않더라도, 리세스(20)의 하부에 있는 반도체 바디(10)에 상당히 고도핑된 p+형 도전성 영역(23)을 형성하기 위해 리세스(20)의 하부에 있는 실리콘 이산화물층(21)를 통해 선택적으로 이온 주입을 하는 것이 유리하다. 다음에 상기 폴리실리콘 스페이서(22) 사이에 있는 얇은 필드 시일드 산화물층(21)의 노출된 하부가 도 8에 도시된 바와 같이 절연 트렌치(20)의 하부에서 단결정 실리콘(23)을 노출시키기 위해 제거된다.
이제, 도 9에 도시된 바와 같이, 전형적으로 1019-1021㎝-3억셉터의 농도가 되는 고도핑된 p+형 도전성 폴리실리콘(26) 층이 폴리실리콘 스페이서(22) 사이에 있는 절연 트렌치(20)내의 공간을 채우기 위해 증착된다. 다시 이것은 절연 트렌치(20)를 과충진하기 위해 도핑된 실리콘을 증착하고 상기 표면을 평탄화함으로써 가장 잘 수행된다. 상기 도핑된 폴리실리콘의 p+형 층(26)의 일부가 상기 절연 트렌치(20)의 필드 시일드부를 완성한다. 이런 p+형 도핑된 폴리실리콘(26)은 2개트랜지스터의 액티브 영역 및 공통 드레인 영역(42)과 소스 영역(40)과 게이트와 게이트 유전체 층(도면에서 도시안됨)을 포함하는 각각의 메모리 쌍의 스토리지 트렌치(12)를 완전히 둘러싼다. 상기 필드 시일드 실리콘 층의 높이는 150-1000 나노미터이고, 바람직하게 200-500 나노미터이다. 상기 필드 시일드의 상부면은 소정 깊이로 리세싱된다.
이 시점에서, 통상 DRAM의 반도체 바디(10)의 메모리부를 마스킹하면서 DRAM의 반도체 바디(10)의 주변부에 배치된 n채널 및 p채널 MOSFET의 혼합이 되는 보조 회로의 액티브 영역을 한정하고 이런 주변부의 PAD 층을 에칭하는 것이 유리하다. 아래에서 설명되는 도 13은 반도체 바디(10)의 주변부에 대한 단면도이다.
상기 PAD 층(11)이 주변부에서 개방되고 마스킹 층이 제거된후, 상기 어레이 영역내의 폴리실리콘(26)과 주변 보조 영역의 노출된 실리콘은 보조 회로(도 13 참조)의 MOSFET의 드레인 영역(42) 또는 p와 n 접합부의 깊이보다 약간 더 깊은 깊이로 폴리실리콘(26A)의 일부를 잔류하기 위해 에칭된다. 다음에 보조 영역과 절연 트렌치(20)내의 단결정 실리콘에 형성되는 이런 리세스는 통상적인 형태로, 전형적으로 화학 기상 증착(CVD)에 의해 증착되는 실리콘 이산화물(28)로 과충진되고, 평탄화되며, 필요하다면 조밀화된다. 결과가 도 10에 도시되어 있다. 상기 실리콘 이산화물 충진재(28)는 도핑된 폴리실리콘 필드 시일드 층(26A) 위에 놓이고 절연 트렌치(20)의 STI 층을 제공한다. 상기 층(28)의 깊이는 드레인 영역(42)과 거기에 결합된 비트라인(54)(도 11 참조)의 캐패시턴스에 대한 기여가 거의 없도록 한다.
필드 시일드 폴리실리콘(26A)상에 얕은 트렌치 절연층(28)이 되어진후, 각각의 메모리 셀의 NMOSFET의 소스 영역(40)과 드레인 영역(42)이 종래 방식으로 형성된다.
전형적으로, 이것은 우선 트랜지스터가 형성되는 단결정 실리콘을 노출시키기 위한 액티브 영역상의 PAD층의 제거를 포함한다. 다음에 희생 산화물을 성장시키고 웰을 형성한다. 다음에 희생 산화물을 제거하고 트랜지스터의 게이트 유전체층(50A)으로서 사용하기 적당한 노출된 실리콘상에 얇은 산화물을 형성한다. 이것은 바람직하게 실리콘의 열산화에 의해 수행된다. 다음에 게이트 도체 스택 도핑된 폴리실리콘과 게이트 유전체층(50A)상의 절연체로 캐핑되는 측벽의 증착 및 각각의 트랜지스터의 게이트 전극(51)을 한정하기 위해 게이트 스택을 패터닝하는 단계가 수반된다. 주입 마스크로서 게이트 전극(52)을 사용하여, 통상 형태로 각 트랜지스터의 n+형 소스 영역(40)과 드레인 영역(42)이 형성된다. 트랜지스터의 형성 과정동안, 전형적으로 충분한 n형 도펀트가 단결정 실리콘내의 트랜지스터의 소스 영역(40)과 메모리 셀의 스토리지 노드로서 사용되는 딥 스토리지 트렌치(12)의 폴리실리콘 충진재(14) 사이의 n형 도전성 스트랩(29)을 형성하기 위해 칼라(15)의 상부 위의 영역에 의해 n+ 폴리실리콘 충진재(14)로부터 딥 트렌치(12)내로 확산된다.
상기 필드 시일드는 특히 반도체 바디(10)내의 도전성 스트랩 확산부(29)의 깊이가 상대적으로 얕은 한(예를 들어, 필드 시일드와 단결정 실리콘 사이의 유전체 두께의 약 10-20배보다 더 깊게 초과하는 필드 시일드의 하부가 없다), 요구되는 웰 도핑 농도를 과도하게 증가할 필요없이 형성된다.
다음에 반도체 바디(10)의 상부에 공지된 형태로 도 1에 도시된 바와 같은 수개의 워드라인(31, 32, 33, 34), 드레인 접촉부(52와 53) 및 DRAM의 드레인 접촉부(52와 53)에 결합되는 비트라인(54)을 형성하는 여러가지 도전성 배선 레벨이 형성된다. 물론, 워드라인(31과 34)은 도 11에 도시된 2개의 트랜지스터에 적당한 반면, 패싱 워드라인으로서 표시되는 워드라인(32와 33)은 상부와 하부 로우의 트랜지스터에 적당하다(도 11에 도시안됨).
고도핑된 p형 필스 시일드 영역(26A)이 p형 웰의 딥 부분에 대한 뛰어난 액티브 절연을 제공하기 때문에, 필요하다면 단독으로 STI를 사용하는 경우보다 더 깊은 도전성 매립 스트랩(29)을 사용하는 것이 가능해진다. 이런 더 깊은 스트랩(29)은 소스 영역(40)과 딥 트렌치 충진재(14)에 의해 제공되는 스토리지 노드 사이의 더 낮은 저항성 접속을 형성할 수 있고 스트랩 깊이의 변화에 대한 내성 능력을 개선시킨다. 더욱이, 상기 필드 시일드 트렌치 절연의 사용은 어레이에서의 감소된 웰 도핑을 허용하여, 접합 누설을 감소시키고 수율을 개선시킨다.
폴리실리콘 충진재(26A)는 실리콘 이산화물 충진재(28)에 의해 채워지게 되는 U형 볼륨을 한정하는 점선에 의해 도 11에 도시되는 그것의 일부(26AA)에 의해 대체될 수 있다.
또한 개시된 필드 시일드의 사용은 요구된다면 딥 트렌치의 수직 측벽에 따른 수직 트랜지스터의 형성을 용이하게 한다. 반도체 바디의 상부 표면 영역상에서 전형적으로 소모되는 수평 트랜지스터의 공간을 절약하기 위해 수직 트랜지스터에서 중요한 것은 성장법이다.
더욱이, 실리콘 산화물로 채워지게 될 STI 트렌치가 더 얕기 때문에, 이들은 채우기가 더욱 쉽다. 또한 이미 언급한 바와 같이, 액티브 영역의 단결정 실리콘과 폴리실리콘 필드 시일드 영역 사이의 열적 매칭의 호환성은 실리콘 산화물만이 메모리 셀 절연을 위해 사용될때보다 단결정 액티브 영역에서 더 적은 실리콘 결함을 형성할 것이다.
도 12는 워드라인과 비트라인의 형성후(둘다 도 1에 도시안됨), 도 4에 도시된 반도체 바디(10)의 점선 4-4를 통한 다소 간략화된 단면도를 도시한다. 이런 도면은 상부 로우의 스토리지 트렌치(12), 비트라인(64)(도 4에 도시안됨), 게이트(51)(도 4에 도시안됨), 및 중간 로우의 트랜지스터의 게이트 산화물 유전체층(50A)(도 4에 도시안됨)과 하부 로우의 스토리지 트렌치(12)를 절단한다. 또한 도 12에 도시된 것은 바람직하게 스토리지 캐패시터를 위해 사용되는 딥 스토리지 트렌치(12)의 형성동안 반도체 바디(10)에 포함되는 딥 n+형 도전성 층(17)이다. 층(17)은 딥 스토리지 트렌치(12)에 의해 형성되는 각 스토리지 캐패시터의 외부 플레이트로서 사용되고, 충진재(14)가 내부 플레이트가 된다. 상기 n+형 플레이트는 전형적으로 적당한 형태로 비트라인에서 예측되는 최고와 최저 전압 사이의 중간 전위로 유지된다. 이것은 전형적으로 0 내지 1.5볼트 범위이다. 층(21)과 도전성 충진재(26A) 사이에 삽입되는 스페이서(22)는 도면을 간략화하기 위해 도 12에 도시되지 않았다.
바람직한 실시예에서, 층(17)은 반도체 바디(10)의 메모리 영역의 전체 하부에 걸쳐 연장하고 주위 n웰 영역이 반도체 바디(10)의 나머지로부터 반도체 바디(10)의 메모리부를 전기적으로 절연하기 위해 수직적으로 아래로 연장한다. 이것은 반도체 바디(10)내에 전기적으로 절연된 p형 도전성 웰을 효과적으로 형성하고 반도체 바디(10)의 웰부에 인가되는 전압 바이어스가 나머지 반도체 바디(10)에 인가되도록 한다. 전형적으로 -0.5 내지 -1.0 볼트가 웰에 인가되고 접지 전위가 반도체 바디(10)의 다른 부분에 인가된다. 이것은 반도체 바디(10)의 메모리부(예를 들어, 웰)와 관련한 더 낮은 누설을 조장한다. 전형적으로 휠씬 네거티브한 전위가 표면(10A)을 가로지르는 연장부(도시안됨)를 통해 영역(23)에 인가된다.
도 13은 메모리부에 포함된 메모리 셀로부터 반도체 바디(10)내의 n채널과 p채널 MOSFET 둘다를 포함하는 주변 회로를 전기적으로 절연하기 위해 본 발명에 따라 실리콘 이산화물(61)로 채워지는 절연 트렌치(60)를 사용하는 반도체 바디(10)의 주변부에 대한 단면도이다. 이런 회로들은 전형적으로 이전에 개시된 메모리 셀을 제어하는데 사용된다.
n형 도전성 웰(영역)(99)가 도시되는데, p채널 MOSFET를 갖는 반도체 바디(10)의 일부에 형성된다. 웰(99)내에는 웰(99)의 일부에 의해 분리되는 p+형 도전성 소스 영역(102)과 p+형 도전성 드레인이 있다. 게이트 유전체층(106)이 표면(10A)상에 있고 소스 영역(102)과 드레인 영역(104) 사이로 연장한다. 게이트(108)는 게이트 유전체층(106)을 커버한다. 전기적 접촉부(110와 111)가 소스 영역(102)과 드레인 영역(104)에 각각 접속된다. n채널 MOSFET이 반도체 바디(10)의 다른 주변부에 형성된다. 상기 n채널 MOSFET은 n+형 도전성 소스 영역(114)으로부터 반도체 바디(10)의 일부에 의해 분리되는 n+형 도전성 드레인 영역(112)을 포함한다. 유전체 게이트 층(116)이 드레인 영역(112)과 소스 영역(114) 사이의 단독 표면(10A)으로 연장하고 게이트(118)에 의해 커버된다. 개별 전극(120와 122)이 드레인 영역(112)과 소스 영역(114)에 각각 접속된다. 2개 트랜지스터의 게이트(108과 118)는 서로 전기적으로 접속되고 상기 드레인 영역(104와 112)은 인버터를 형성하기 위해 포지티브 전압 소스(도시안됨)에 서로 전기적으로 접속된다. 전극(110)은 전형적으로 DRAM과 사용되는 포지티브 전압 소스(도시안됨)에 접속되고 전극(122)은 전형적으로 일실시예에서 접지가 되는 기준 전위에 접속된다. 이런 2개의 트랜지스터의 구성이 인버터 기능을 제공하기 때문에, 게이트(108과 118)에 인가되는 로직 "1"로 로직 "0"가 전극(110과 120)에서 나타나고, 게이트(108과 118)에 인가되는 "0"으로 로직 "1"이 드레인 영역(104와 102)에 나타난다. 이런 회로는 전형적으로 상보형 금속-산화물-반도체(CMOS) 인버터로서 표시된다.
상기 절연 트렌치(60)는 둘다의 트랜지스터를 둘러싸고 이런 트랜지스터와 이들이 포함하는 회로를 반도체 바디(100의 주변부에 있는 다른 트랜지스터 또는 부품으로부터 절연하기 위해 실리콘으로 채워진다. 바람직한 실시예에서 실리콘 이산화물 충진재(61)의 높이는 전형적으로 드레인과 소스 영역(102, 104, 112 및 114)의 깊이보다 다소 크지만, 예시적 실시예에서 바람직하게 도 11의 층 두께보다 작다. 이것은 다음과 같이 달성된다. 도 9의 충진재(26)가 층(11)의 표면(11A)으로 평탄화된후, 하위 레벨까지 에칭된다. 다음에 절연 트렌치(60)와 나머지 층(26)이 서로 둘다 에칭된다. 다음에 트렌치(60)가 충진재(61)로 채워지고 폴리실리콘부(26A)내의 리세스가 충진재(28)로 채워진다.
기술되어진 특정 실시예가 본 발명의 일반적 원리를 설명한다고 이해하여야 한다. 여러 다른 실시예가 본 발명의 사상과 범위를 일탈하지않고 고안될 수 있다. 예를 들면, 실리콘 산화물 이외의 얕은 트렌치 절연 유전체 재료로 사용될 수 있다. 또한 본발명의 필드 시일드는 트랜지스터로서 p채널 MOSFET를 사용하거나 또는 종종 종래 기술에서 실행되는 것과 같이 딥 트렌치 캐패시터 대신에 다층 스택에 의해 칩의 상부 표면에 형성되어지는 스토리지 캐패시터를 사용하는 메모리 셀에 사용될 수 있다. 더욱이, 실리콘 질화물, 실리콘 옥시질화물과 같은 다양한 절연물, 또는 실리콘 이산화물(21)을 대체할 수 있는 층이 절연 트렌치의 하부 또는 필드 시일드 유전체에 사용된다. 또한, 복합 폴리실리콘과 실리사이드와 같은 다양한 도체가 절연 트렌치(20)의 하부에 사용되는 도핑된 폴리실리콘(26A)을 대신할 수 있다. 또한, 메모리 셀 이외의 반도체 구조가 본 발명의 필드 시일드를 사용하여 절연될 수 있다. 이런 구조는 바이폴라 트랜지스터, 접합 전계 효과 트랜지스터, 다이오드, 저항, 캐패시터 및/또는 이런 부품 및/또는 다른 부품을 사용하는 다양한 회로를 포함하지만, 이에 제한되지는 않는다.
도핑된 폴리실리콘에 의해 제공된 절연은 수동이 아닌 능동적이 되는데, 같은 도전성 형태가 되도록 도핑되는 웰내의 단결정 실리콘에 도전적으로 연결됨으로써 적당한 바이어스로 유지되기 때문이며, 그래서 표준 STI의 실리콘 산화물보다 더욱 효과적일 수 있다. 또한, 절연 트렌치의 가장 깊은 부분이 도핑된 폴리실리콘으로 채워지기 때문에, 작은 깊이의 실리콘 산화물이 증착될 것이 요구된다. 이것은 고종횡비를 갖는 절연 트렌치의 충진을 용이하게 한다. 더욱이, 절연 트렌치내의 도핑된 폴리실리콘은 실리콘 산화물보다 주위 단결정 실리콘에 대한 더 나은 열적 매칭을 제공한다. 이것은 수반하는 누설에서의 당연한 감소로 단결정 실리콘에 유도되는 실리콘 결함의 수를 감소시킬 것이다.

Claims (20)

  1. 반도체 구조를 포함하는 반도체 바디에 있어서,
    상기 반도체 바디는 절연 트렌치를 형성하며, 상기 절연 트렌치는 반도체 구조를 포함하는 반도체 바디를 둘러싸며, 상기 반도체 구조는 상기 둘러싸인 영역 내에 배치되지 않은 반도체 바디 내에 포함된 다른 반도체 구조로부터 전기적으로 절연되며,
    상기 절연 트렌치는 측벽과 상부 및 하부를 가지며;
    상기 절연 트렌치의 하부는 제 1 절연체에 의해 상기 트렌치의 하부의 측벽으로부터 적어도 부분적으로 분리되는 측벽부를 가지며, 상기 반도체 바디와 전기적으로 접촉하는 하부를 가지는 도전성 재료로 적어도 부분적으로 채워지며;
    상기 절연 트렌치의 상부는 제 2 절연체로 채워지는 것을 특징으로 하는 반도체 바디.
  2. 제 1항에 있어서, 상기 도전성 재료는 도핑된 폴리실리콘이고 상기 제1 및 제2 절연체는 둘다 실리콘 이산화물인 것을 특징으로 하는 반도체 바디.
  3. 다이나믹 랜덤 액세스 메모리에 있어서,
    반도체 바디의 액티브 영역에 로우와 칼럼으로 배열되는 다수의 메모리 셀을 포함하는데, 상기 액티브 영역은 상기 반도체 바디내의 연속적 절연 트렌치에 의해 서로 분리되며;
    상기 절연 트렌치는 측벽과 상부와 하부를 가지며;
    상기 절연 트렌치의 하부는 제1 절연체에 의해 상기 트렌치의 하부의 측벽으로부터 적어도 부분적으로 분리되는 측벽부 및 상기 반도체 바디와 전기적으로 접촉하는 하부를 가지는 도전성 재료로 채워지며;
    상기 절연 트렌치의 상부는 제2 절연체로 채워지는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  4. 제 3항에 있어서, 상기 액티브 영역은 소정 도전성 형태의 단결정 표면 웰로 반도체 바디에 형성되고 상기 절연 트렌치 하부의 도핑된 폴리실리콘은 상기 도전성 형태로 이루어지고 반도체 바디에 대한 도전성 접속부를 형성하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  5. 다이나믹 랜덤 액세스 메모리에 있어서,
    반도체 바디의 액티브 영역에 로우와 칼럼으로 배열되는 다수의 메모리 셀을 포함하는 메모리부를 포함하는데, 각각의 메모리 셀은 소정 도전성 형태의 트랜지스터를 포함하고, 상기 액티브 영역은 도핑된 폴리실리콘으로 채워지는 하부 및 절연체로 채워지는 상부를 가지는 반도체 바디내의 제1 절연 트렌치에 의해 서로 절연되며;
    상기 도핑된 폴리실리콘의 충진재 하부는 반도체 바디와의 전기적 접촉부를 형성하고, 상기 도핑된 폴리실리콘의 측벽부는 절연층에 의해 트렌치 하부의 측벽부로부터 절연되며;
    적어도 상기 도전성 형태의 하나의 트랜지스터와 반대 도전성 형태의 하나의 트랜지스터를 가지는 회로를 구비한 주변부를 포함하며, 상기 주변부의 회로는 전기적 절연체로 채워지는 반도체 바디의 제2 절연 트렌치에 의해 서로로부터 절연되는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  6. 제 5항에 있어서, 한쌍의 메모리 셀은 제1 절연 트렌치의 일부에 의해 서로로부터 절연되고 상기 절연층은 둘다 실리콘 이산화물인 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  7. 제 5항에 있어서, 상기 제1 절연 트렌치는 연속적인 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  8. 다이나믹 랜덤 액세스 메모리에 있어서,
    서로로부터 일정간격 배치되고 소정 도전성 형태의 액티브 표면층에 로우와 칼럼으로 배열되는 메모리 셀의 어레이가 포함되는 반도체 바디를 포함하며;
    유전체 재료로 이루어지는 상부 층과 상기 도전성 형태로 도핑되는 폴리실리콘으로 이루어지는 하부층을 충진재로서 포함하는 반도체 바디내의 연속 절연 트렌치에 의해 반도체 바디에서 일정간격 배치되고 소수가 되는 종류의 캐리어를 거절하는 전위로 유지되도록 설계되는 한쌍의 메모리 셀; 및
    상기 도핑된 폴리실리콘 충진재의 하부는 반도체 바디와의 전기적 접촉부를 형성하며, 상기 도핑된 폴리실리콘 충진재의 측벽부는 절연층에 의해 트렌치 하부의 측벽부로부터 전기적으로 절연되는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  9. 다이나믹 랜덤 액세스 메모리에 있어서,
    실리콘 칩의 소정 도전성 형태의 웰내에 형성되고 로우와 칼럼으로 배열되는 메모리 셀 어레이를 포함하는데, 각각의 메모리 셀은 트랜지스터와 스토리지 캐패시터를 포함하며;
    상기 웰내의 한쌍의 개별 메모리 셀을 서로 절연하기 위해 상기 웰내에 형성되는 연속적 절연 트렌치를 포함하는데, 상기 연속적 절연 트렌치는 유전체 재료로 채워지는 상부와 상기 웰의 도전성 형태로 도핑되는 폴리실리콘으로채워지는 하부를 가지며;
    상기 도핑된 폴리실리콘의 하부는 상기 웰과의 전기적 접촉부를 형성하며, 상기 도핑된 폴리실리콘의 측벽부는 절연층에 의해 상기 트렌치 하부의 측벽부로부터 전기적으로 절연되는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  10. 제 9항에 있어서, 각각의 메모리 셀의 스토리지 캐패시터는 상기 웰로부터 전기적으로 절연되는 폴리실리콘으로 채워지는 스토리지 트렌치에 의해 형성되고 외부확산 영역을 포함하는 도전성 스트랩에 의해 상기 메모리 셀의 트랜지스터의소스에 전기적으로 접속되며, 공통 칼럼의 상기 트랜지스터의 드레인은 공통 비트라인에 의해 서로 접속되는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  11. 제 10항에 있어서, 상기 연속적 절연 트렌치의 하부 충진부의 상위부는 메모리 셀의 로우의 트랜지스터의 드레인의 하부보다 더 높지않고 하부 충진부의 하위부는 트랜지스터의 소스와 스토리지 트렌치의 충진재를 접속시키는 스트랩의 하부와 같은 정도로 깊은 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  12. 제 11항에 있어서, 상기 연속적 절연 트렌치의 유전체 충진재는 실리콘 산화물로 이루어지는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  13. 제 9항에 있어서, 상기 웰은 p형 도전성으로 이루어지고, 상기 트랜지스터는 상기 웰과 p-n 접합을 형성하는 n채널 금속-산화물-반도체 전계 효과 트랜지스터이고, 상기 절연 트렌치의 하부는 p형 폴리실리콘으로 채워지며, 상기 스토리지 트렌치는 n형 폴리실리콘으로 채워지는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  14. 제 11항에 있어서, 상기 절연 트렌치내의 유전체 재료의 하부 레벨은 메모리가 형성되는 실리콘 반도체 바디내의 가장 깊은 소스-반도체와 드레인-반도체 p-n접합부만큼 깊은 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  15. 다이나믹 랜덤 액세스 메모리에 있어서,
    한쌍의 트랜지스터와 상기 트랜지스터의 각각을 위한 스토리지 캐패시터를 제공하는 한쌍의 개별 스토리지 트렌치가 포함되는 다수의 액티브 영역을 포함한 단결정 실리콘 칩;
    상기 액티브 영역을 서로 절연하는 실리콘 칩내의 연속적 절연 트렌치를 포함하는데, 상기 스토리지 트렌치는 소정 도전성 형태의 도핑된 폴리실리콘으로 채워지며;
    상기 절연 트렌치는 유전체 재료로 채워지는 상부와 상기 도전성 형태와 반대의 도전성으로 도핑된 폴리실리콘으로 채워지고 실리콘 칩의 일부에 접속되는 하부를 가지며;
    상기 도핑된 폴리실리콘 충진재의 하부는 실리콘 칩과의 전기적 접촉부를 형성하며, 상기 도핑된 폴리실리콘 충진재의 측벽부는 절연층에 의해 트렌치 하부의 측벽부로부터 절연되는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  16. 제 15항에 있어서, 각각의 트랜지스터는 그것의 연관된 스토리지 트렌치의 상기 도전성 형태로 도핑된 폴리실리콘 충진재에 접속되는 상기 도전성 형태의 국부화된 영역을 포함하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  17. 제 16항에 있어서, 상기 실리콘 칩은 상기 메모리 셀의 모든 액티브 영역이포함되는 상부 표면에 p형 웰을 포함하고, 상기 트랜지스터는 n채널 금속-산화물-바도체 전계효과 트랜지스터이고, 상기 스토리지 트렌치는 n형 도핑된 폴리실리콘으로 채워지며, 상기 연속적 절연 트렌치의 하부 충진재는 p형 도핑된 폴리실리콘인 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  18. 반도체 바디에 포함된 반도체 구조를 위한 전기적 절연을 제공하는 방법에 있어서,
    상기 반도체 바디의 영역을 둘러싸는 반도체 바디의 일부에 절연 트렌치를 형성하는 단계;
    상기 트렌치 하부의 측벽을 절연체로 라이닝하는 단계;
    반도체 바디와의 전기적 접촉부를 형성하는 하부와 상기 절연체에 의해 절연 트렌치 하부의 측벽으로부터 전기적으로 절연되는 다른 부분을 가지는 도전성 재료로 상기 절연 트렌치를 채우는 단계; 및
    상기 절연 트렌치의 상부를 절연체로 채우는 단계를 포함하는 것을 특징으로 하는 반도체 구조를 위한 절연 제공 방법.
  19. 제 18항에 있어서, 상기 도전성 재료는 도핑된 폴리실리콘이고 상기 절연체는 둘다 실리콘 이산화물인 것을 특징으로 하는 반도체 구조를 위한 절연 제공 방법.
  20. 소정 도전성 형태의 반도체 바디에 메모리 셀을 형성하는 방법에 있어서,
    메모리 셀이 형성되어야 하는 액티브 영역을 한정하는 반도체 바디의 상부 표면상에 패터닝된 PAD 층을 제공하는 단계;
    상기 액티브 영역에 스토리지 트렌치를 형성하고 상기 도전성 형태와 반대인 도전성 형태로 도핑되고 스트랩 영역에서만 제외하고 단결정 실리콘으로부터 절연되는 폴리실리콘으로 채우는 단계;
    상기 절연 트렌치 영역에 연속적 절연 트렌치를 형성하는 단계;
    상기 절연 트렌치 하부의 측벽에 절연층을 형성하는 단계;
    상기 절연 트레치의 하부를 상기 도전성 형태가 되고 상기 절연 트렌치의 하부에서만 제외하고 반도체 바디로부터 절연되는 도핑된 폴리실리콘으로 채우는 단계;
    상기 절연 트렌치의 상부를 실리콘 산화물로 채우는 단계; 및
    각각의 액티브 영역에 일정간격 배치되고 상기 도전성 형태의 반대 도전성 형태가 되는 소스와 드레인 영역을 가지는 한쌍의 금속-산화물-반도체 전계효과 트랜지스터를 형성하는 단계; 및
    스트랩 영역에 의해 각각의 트랜지스터의 소스와 스토리지 트렌치의 폴리실리콘 충진재 사이에 도전성 접속부를 제공하는 것을 특징으로 하는 메모리 셀 형성 방법.
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