KR20050063152A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 필드 스탑 이온주입으로 인한 리프레시 특성의 열화와 정션 캐패시턴스의 증가를 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판; 상기 기판 내부에 형성된 P웰; 상기 기판의 상기 P웰에 형성되고, 제2절연막/P형 폴리실리콘막/제1절연막의 캐패시터 구조를 갖는 필드절연막-상기 P형 폴리실리콘막과 상기 P웰 사이의 농도 차에 의해 상기 P웰과 상기 P형 폴리실리콘막 사이에 빌트-인 포텐셜을 갖음; 및 상기 필드절연막의 측면에 접하며 상기 기판에 형성된 트랜지스터를 포함하는 반도체 메모리 소자를 제공한다.
또한, 본 발명은, 기판; 상기 기판 내부에 형성된 P웰; 상기 P웰과 전기적으로 절연되어 절연되어 상기 기판 내부에 형성된 N웰; 상기 기판의 상기 P웰 또는 상기 N웰에 형성되고, 제2절연막/P형 폴리실리콘막/제1절연막의 캐패시터 구조를 갖는 필드절연막; 및 상기 필드절연막의 측면에 접하며 상기 기판에 형성된 트랜지스터를 포함하는 반도체 메모리 소자를 제공한다.
또한, 본 발명은 반도체 메모리 소자의 제조 방법을 제공한다.

Description

반도체 메모리 소자 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND FABRICATING METHOD OF THE SAME}
본 발명은 반도체소자 및 그 제조 방법에 관한 것으로, 특히 반도체 메모리소자 및 그 제조 방법에 관한 것이다.
반도체 단위 소자는 액티브(Active) 영역에 형성되어지며, 이 때 이러한 액티브 영역 간을 전기적으로 절연시켜 주기 위해 주로 산화막을 이용하여 필드절연막을 형성하고 있다.
필드절연막은 LOCOS(LOCal Oxidation Of Silicon) 또는 STI(Shallow Trenxh Isolation) 방식 등을 이용하여 형성하고 있다.
도 1은 셀 트랜지스터를 포함하는 DRAM(Dynamic Random Access Memory) 소자의 일부를 도시한 단면도이다.
도 1을 참조하면, DRAM 소자는 저농도 N형(N-)의 소스/드레인(S/D)과 게이트전극(Ga, Gb)을 구비하는 트랜지스터(T1, T2)를 포함하며, 두 트랜지스터 'T1'과 'T2'는 필드절연막(FOX)에 의해 서로 전기적으로 절연되어 있다.
한편, 메모리 소자의 셀 트랜지스터는 주로 NMOS 트랜지스터를 사용하므로 소스/드레인(S/D)은 모두 저농도의 N형(N-) 불순물 영역으로 이루어지며, 두 트랜지스터 'T1'과 'T2'는 모두 기판의 기형성된 P웰(Well)에 형성된다.
셀영역 내의 필드 트랜지스터의 아이솔레이션(Isolation) 열화에 의해 발생하는 정션 투 정션 리키지(Junction to junction leakage)를 억제하기 위해 필드절연막(FOX) 하부에 필드 스탑(Field stop) 이온주입 공정을 실시하여 아이솔레이션 특성을 향상시킨다. 도 1에서 점선으로 도시된 부분은 이러한 필드 스탑 이온주입 깊이(Injected range; Rp)를 나타낸다.
그러나, 채널 스탑 이온주입 공정시 액티브 영역에서도 이온주입이 진행되어 셀 트랜지스터의 정션과 P웰 간의 경계면의 P웰 농도 즉, 보론(Boron)의 농도가 등가하게 되어 전기장(Electric field)이 증가하여 리프레시(Refresh) 특성이 열화되는 단점이 있다. 또한, 필드 스탑 이온주입으로 인해 정션 캐패시턴스(Junction capacitance)가 증가하게 되므로 동작 속도가 느려지는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 필드 스탑 이온주입으로 인한 리프레시 특성의 열화와 정션 캐패시턴스의 증가를 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판; 상기 기판 내부에 형성된 P웰; 상기 기판의 상기 P웰에 형성되고, 제2절연막/P형 폴리실리콘막/제1절연막의 캐패시터 구조를 갖는 필드절연막-상기 P형 폴리실리콘막과 상기 P웰 사이의 농도 차에 의해 상기 P웰과 상기 P형 폴리실리콘막 사이에 빌트-인 포텐셜을 갖음; 및 상기 필드절연막의 측면에 접하며 상기 기판에 형성된 트랜지스터를 포함하는 반도체 메모리 소자를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판; 상기 기판 내부에 형성된 P웰; 상기 P웰과 전기적으로 절연되어 절연되어 상기 기판 내부에 형성된 N웰; 상기 기판의 상기 P웰 또는 상기 N웰에 형성되고, 제2절연막/P형 폴리실리콘막/제1절연막의 캐패시터 구조를 갖는 필드절연막; 및 상기 필드절연막의 측면에 접하며 상기 기판에 형성된 트랜지스터를 포함하는 반도체 메모리 소자를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변회로영역을 갖는 기판; 상기 셀영역의 상기 기판 내에 형성된 제1P웰; 상기 제1P웰에 형성되고, 제2절연막/P형 제1폴리실리콘막/제1절연막의 캐패시터 구조를 갖는 제1필드절연막-상기 제1P웰과 상기 제1폴리실리콘막은 동일한 제1전압 레벨을 갖음; 상기 주변회로영역의 상기 기판 내에 형성된 제2P웰; 상기 제2P웰에 형성되고, 제4절연막/P형 제2폴리실리콘막/제3절연막의 캐패시터 구조를 갖는 제2필드절연막-상기 제2폴리실리콘막은 상기 제1전압 레벨을 갖음; 상기 제2필드절연막에 인접하여 제2P웰에 형성된 NMOS 트랜지스터; 상기 제2P웰과 전기적으로 절연되어 상기 주변회로영역의 상기 기판 내에 형성된 N웰; 상기 N웰에 형성되고, 제6절연막/P형 제3폴리실리콘막/제5절연막의 캐패시터 구조를 갖는 제3필드절연막-상기 제3폴리실리콘막은 제2전압 레벨을 갖음; 및 상기 제3필드절연막에 인접하여 상기 N웰에 형성된 PMOS 트랜지스터를 포함하는 반도체 메모리 소자를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 트렌치 형성을 위한 복수의 하드마스크를 형성하는 단계; 상기 하드마스크를 식각마스크로 상기 기판을 식각하여 상기 기판에 국부적으로 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치의 측벽 및 저면에 제1산화막을 형성하는 단계; 상기 제1산화막이 형성된 프로파일을 따라 P형 폴리실리콘막을 형성하는 단계; 상기 트렌치 저면에서만 상기 폴리실리콘막이 남도록 전면식각을 실시하는 단계; 상기 폴리실리콘막 상에 제2산화막을 형성하는 단계; 상기 기판이 노출되도록 제2산화막을 제거하여 상기 트렌치에 매립되어 제2산화막/폴리실리콘막/제1산화막 구조를 갖는 필드절연막을 형성하는 단계; 및 이온주입을 실시하여 상기 기판 내부에 서로 절연된 P웰 및 N웰을 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
본 발명은 P형 분술물이 주입된 폴리실리콘막을 필드절연막에 포함시켜 필드절연막의 P형 폴리실리콘막과 P형 웰간의 빌트-인 포텐셜(Built-in potential)차 및 MOS 캐패시터의 특성을 이용하여 필드 스탑 이온주입을 생략하여 셀 트랜지스터의 정션과 P웰간의 전기장을 감소시켜 리프레시 특성을 개선함과 동시에 주변회로영역의 정션 캐패시턴스를 감소시켜 동작 속도를 증가시키고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 소자를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 일실시예에 따는 반도체 메모리 소자는, 기판(SUB)과, 기판(SUB) 내부에 형성된 P웰(P-Well)과, 기판(SUB)의 P웰(P-Well)에 형성되고, 산화막인 제2절연막(SiO2B)/P형 폴리실리콘막(Poly)/산화막인 제1절연막(SiO2A) 구조를 갖는 필드절연막(FOX)과, 필드절연막(FOX)의 측면에 접하며 기판(SUB)에 형성된 트랜지스터(Tx, Ty)를 구비한다.
여기서, 도 2에 도시된 부분은 반도체 메모리 소자의 셀영역 중에서 셀 트랜지스터가 형성된 부분을이며, 트랜지스터 Tx와 Ty는 셀 트랜지스터이다.
트랜지스터(Tx, Ty)는 각각 게이트전극(Gx, Gy)과 저농도 N형(N-) 불순물 영역으로 이루어진 소스/드레인(S/D)을 포함한다.
도 3은 도 1을 A-A' 방향으로 절취하였을 경우의 에너지 밴드의 분포를 도시한 다이어그램이다.
필드절연막(FOX)에 고농도 P형(P+)의 불순물을 갖는 폴리실리콘막(Poly)을 형성하여 필드절연막(FOX)이 캐패시터 구조를 갖도록 함으로써, 도 2에 도시된 바와 같이 P+인 폴리실리콘막(Poly)과 P-인 P웰(P-Well)간의 빌트-인 포텐셜(Built-in potential)을 갖도록 하며, MOS 캐패시터의 전하 축적(Accumulation) 상태를 이용하여 보론 등을 이용한 필드 스탑 이온주입을 생략하여도 아이솔레이션 특성을 확보할 수 있다.
이로 인해, 셀 트랜지스터인 트랜지스터(Tx, Ty)의 정션과 P웰(P-Well) 간의 전기장을 감소시킬 수 있으므로 메모리 셀의 리프레시 특성을 향상시킬 수 있다.
한편, P웰(NMOS 트랜지스터)과 N웰(PMOS 트랜지스터)을 모두 포함하는 셀 메모리의 주변회로영역에서도 필드절연막이 상기한 구조를 갖도록 하여 정션 캐패시턴스를 감소시킴으로써, 동작 속도가 빨라지게 된다,
즉, 도 3에 도시된 바와 같이, P형 폴리실리콘막(Poly)으로 인해 P웰이 보론 농도가 증가되므로 필드 스탑 이온주입없이도 아이솔레이션이 가능하게 된다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 도시한 단면도로서, 셀영역(a-a')과 주변회로영역(b-b')에 전원라인 공정이 완료된 개략적인 공정 단면을 나타낸다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 소자는, 셀영역(a-a')과 주변회로영역(b-b')을 갖는 기판(400)과, 셀영역(a-a')의 기판(400) 내에 형성된 P웰(410a)과, P웰(410a)과 주변회로영역(b-b') 사이의 기판 내부에 형성된 N웰(410b)과, 주변회로영역(b-b')의 기판(400) 내부에 형성된 P웰(410c)와, 주변회로영역(b-b')에서 P웰(410c)과 전기적으로 절연되어 기판(400) 내부에 형성된 N웰(410d)과, 각 N웰 및 P웰(410a, 410b, 410c, 410d)에 형성되고, 제2절연막(408)/P형 폴리실리콘막(406)/제1절연막(405)의 캐패시터 구조를 갖는 필드절연막(FOX)을 포함한다.
여기서, 도면부호 '403'은 필드영역을 나타내고, 도면부호 '404'는 액티브영역을 나타낸다.
각 액티브영역(404)에는 게이트전극(G1, G2, G3, G4)과 소스/드레인(414, 415a, 415b)으로 이루어지는 트랜지스터(T1, T2, T3, T4)가 형성되어 있다. 트랜지스터 'T1'과 'T2' 및 'T3'는 NMOS 트랜지스터이며, 트랜지스터 'T4'는 PMOS 트랜지스터이다.
필드절연막(FOX)은 산화막인 제2절연막(408)/P형 폴리실리콘막(406)/산화막인 제1절연막(405)의 캐패시터 구조를 갖으므로, 저농도의 P형(P-)인 P웰(410a, 410c)은 고농도의 P형(P+)인 폴리실리콘막(406)과 빌트-인 포텐셜을 갖으며, MOS 캐패시터 구조를 갖는 필드절연막(FOX)은 전하 축적 상태를 가지므로 필드절연막(FOX) 하부에 별도의 필드 스탑 이온주입 공정을 생략하여도 아이솔레이션 특성을 확보할 수 있다.
셀영역(a-a')의 P웰(410a) 및 N웰(410b) 하부에는 깊은 이온주입에 의해 형성되는 N웰(409)이 배치되어 있다. 각 게이트전극(G1, G2, G3, G4)은 하드마스크/전도막의 적층 구조를 갖는 전극(412)과, 전극(412)의 측벽에 형성된 스페이서(413)로 이루어진다.
셀영역(a-a')에서는 제1층간절연막(416)을 관통하여 저농도의 N형(N-)인 트랜지스터(T1, T2)의 소스/드레인(414)에 전기적으로 접속된 콘택 플러그(419)가 형성되어 있고, 제2층간절연막(420)을 관통하여 콘택 플러그(419) 중 비트라인 콘택이 이루어질 플러그와 전기적으로 접속된 비트라인 콘택 패드(426)가 형성되어 있고, 콘택 패드(426) 상에는 비트라인(427)이 형성되어 있다.
주변회로영역(b-b')에서는 제2층간절연막(420)과 제1층간절연막(416)을 관통하여 트랜지스터(T3, T4)의 각 소스/드레인(415a, 415b)에 접속된 비아 콘택 또는 플러그 등의 연결부(428)가 형성되어 있고, 연결부(428) 상에는 금속배선 등으로 이루어진 전원라인(432, 433)이 형성되어 있다.
셀영역(a-a') 및 주변회로영역(b-b')에서는 제2층간절연막(420)과 제1층간절여막(416) 및 필드절연막(FOX)의 제2절연막(408)을 관통하여 폴리실리콘막(406)에 접속된 연결부(429)가 형성되어 있으며, 연결부(429) 상에는 전원라인(431)이 형성되어 있다.
셀영역(a-a')의 P웰(410a)과 P웰(410a)에 위치하는 폴리실리콘막(406) 및 주변회로영역(b-b')의 P웰(410c)에 위치하는 폴리실리콘막(406)에는 동일한 전압이 인가되는 바, 반도체 메모리 셀의 기판 바이어스 전압(Vbb)이 인가된다.
또한, 주변회로영역(b-b')에 위치하는 NMOS 트랜지스터(T3)의 소스/드레인(415a)과 P웰(410c)에는 접지전압(Vss)이 인가되며, 주변회로영역(b-b')에 위치하는 PMOS 트랜지스터(T4)의 소스/드레인(415b)과 N웰(410d)에는 전원전압(Vdd)이 인가되며, N웰(410d)에 위치하는 필드절연막의 폴리실리콘막(406)에는 고전압(Vpp)이 인가된다.
도 5a 내지 도 5h는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 공정을 도시한 단면도이다.
이하에서는 전술한 도 4의 구조를 갖는 반도체 메모리 소자의 제조 공정을 도 5a 내지 도 5h를 참조하여 살펴 본다.
먼저, 셀영역(a-a')과 주변회로영역(b-b')을 갖는 실리콘 재질의 기판(400) 표면을 산화시켜 실리콘 산화막(401)을 형성한 다음, 전면에 질화막 등의 하드마스크 물질을 증착한 다음, 트렌치 형성을 위한 마스크 패턴을 형성하고 이를 마스크로 하드마스크 물질을 식각하여 하드마스크(402)를 형성한 후 마스크 패턴을 제거한다.
이어서, 하드마스크(402)를 식각마스크로 기판(400)을 식각하여 기판(400)에 국부적으로 트렌치(t)를 형성한 다음, 노출된 기판(400) 표면에 제1절연막(405)을 형성한다.
여기서, 트렌치(t)가 형성된 영역은 필드영역(403)이며, 트렌치(t)가 형성되지 않은 영역은 액티브영역(404)을 나타낸다. 제1절연막(405)은 산화막 계열 예컨대, 실리콘 산화막으로 노출된 기판(400)을 산화시키으로써 간단히 형성할 수 있다.
도 5a는 트렌치(t)가 형성되어 필드영역(403)과 액티브영역(404)이 분리된 공정 단면을 나타낸다.
이어서, 트렌치(t)에 제1절연막(405)이 형성된 프로파일을 따라 고농도의 P형(P+) 불순물이 함유된 폴리실리콘막(406)을 형성한다. 이 때, 언도프드(Undoped) 폴리실리콘막을 먼저 증착하고 보론 등을 이온주입하여 고농도의 P형 물순물이 도핑되도록 할 수도 있고, 최초 증착시 고농도로 P형 불순물이 도핑된 폴리실리콘막을 증착 할 수도 있다.
이어서, 후속 폴리실리콘막을 선택적으로 제거하는 공정시 트렌치를 보호하기 위해 전면에 포토레지스트(407)를 도포한 다음, 전면식각을 실시하여 액티브영역(404)에서 폴리실리콘막(406)이 노출되도록 한다.
도 5b에서는 포토레지스트가 전면식각 공정을 통해 리세스된 공정 단면을 나타낸다.
이어서, 도 5c에 도시된 바와 같이, 전면식각을 실시하여 액티브영역(404) 상부 및 트렌치 측벽에서 폴리실리콘막(406)이 제거되며, 트렌치 저면에서만 폴리실리콘막(406)이 남도록 한 다음, 포토레지스트 스트립 공정 및 세정 공정을 실시하여 포토레지스트 및 식각 잔류물을 제거한다.
도 5d에 도시된 바와 같이, 열산화, 선택적 산화 또는 증착 등의 방식을 통해 산화막 계열의 제2절연막(408)을 전면에 증착한다. 이어서, 전면식각 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 실시하여 제2절연막(408)/P형 폴리실리콘막(406)/제1절연막(405)의 적층된 캐패시터 구조를 갖는 필드절연막(FOX)을 형성한다.
이어서, 이온주입 마스크를 이용한 이온주입 공정을 실시하여 셀영역(a-a') 및 주변회로영역(b-b')에 P웰(410a, 410c) 및 N웰(410b, 410d)을 형성하고, 셀영역(a-a')에 깊은 이온주입을 실시하여 N웰(409)을 형성한 다음, 전면에 게이트 산화막(411)을 형성한다.
도 5e에 도시된 바와 같이, 게이트 산화막(411) 상에 하드마스크/전도막 적층 구조의 전극(412)과 그 측벽에 스페이서(413)를 포함하는 게이트전극(G1, G2, G3, G4)을 형성한 후, 이온주입을 실시하여 게이트전극(G1, G2, G3, G4)에 얼라인된 소스/드레인(414, 415a, 415b)을 형성함으로써, 셀 및 주변회로영역에 PMOS 및 NMOS 트랜지스터(T1, T2, T3, T4)를 형성한다.
여기서, 셀영역(a-a')에서는 저농도의 N형(N-) 불순물을 이온주입하고, 주변회로영역(b-b')에서는 각각 고농도의 N형(N+) 및 P형(P+)의 소스/드레인(415a, 415b)을 형성한다. 아울러, 주변회로영역(b-b')에서는 스페이서(413) 형성 전후에 이온주입을 각각 실시함으로써 LDD(Lightly Doped Drain) 구조를 갖도록 한다.
이어서, 도 5f에 도시된 바와 같이, 트랜지스터(T1, T2, T3, T4)가 형성된 전면에 제1층간절연막(416)을 형성한다.
제1층간절연막(416)은 BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 등이 단독 또는 조합된 구조를 사용한다.
제1층간절연막(416)에 대한 플로우 공정을 실시하여 갭-필 특성을 향상시킨 후 전면식각 또는 CMP 공정을 실시하여 평탄화시킨다.
한편, 최근에는 자체 평탄성이 우수한 SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 제1층간절연막(416)으로 이용하기도 한다.
제1층간절연막(416) 상에 셀 콘택을 위한 셀 콘택 오픈 마스크를 형성하고, 셀 콘택 오픈 마스크를 식각마스크로 제1층간절연막(416)을 선택적으로 식각하여 셀영역(a-a')에서 셀 트랜지스터(T1, T2)의 소스/드레인(414)을 노출시키는 오픈부(417)를 형성한 다음, 소스/드레인(414)과 P웰(410a) 간의 전기장을 감소시키기 위해 포스포러스(Phosporus) 등을 이온주입(418)한다. 이에 따라 소스/드레인(414)의 프로파일도 LDD 구조를 갖게 된다.
오픈부(417) 형성 공정은 자기정렬콘택(Self Align Contact; 이하 SAC 이라 함) 식각 공정을 이용하며, 이를 위해 게이트전극(G1, G2, G3, G4)의 프로파일을 따라 질화막 계열의 식각정지막을 형성하나, 설명의 간략화를 위해 생략하였다.
도 5g에 도시된 바와 같이, 폴리실리콘 등의 전도성 물질을 전면에 증착하거나, 선택적 에피택셜성장(Selective Epitaxial Growth; 이하 SEG라 함) 공정을 통해 전도성 물질막을 형성한 다음, 전면식각 또느 CMP 등의 평탄화 공정을 실시하여 아이솔레이션된 복수의 콘택 플러그(419)를 형성한다.
전면에 제2층간절연막(420)을 형성한 다음, 비트라인 콘택 형성을 위한 마스크 패턴을 이용하여 제2층간절연막(420)을 선택적으로 식각하여 비트라인 콘택이 이루어질 콘택 플러그(419)를 노출시키는 오픈부(421)를 형성한다.
제2층간절연막(420)은 전술한 제1층간절여막(416)과 실질적으로 동일한 산화막 계열의 물질을 이용한다.
이어서, 도 5h에 도시된 바와 같이, 주변회로영역(b-b')에서의 비트라인 콘택을 위한 오픈부(422)을 형성한 다음, 주변회로영역(b-b')에서 바이어스를 맞추기 위한 전원라인 형성을 위해 각 콘택 형성 영역을 오픈시키며, 이 때 마스크 패턴(423)을 형성하고 필드절연막(FOX)의 폴리실리콘막(406)을 노출시키는 오픈부(424)도 형성한다. 이어서, 쇼트키 배리어(Schottky barrier)를 제거하기 위해 이온주입(425)을 실시한다.
이어서, 셀영역(a-a')에 비트라인 콘택 패드(426)와 비트라인(427)을 형성한 다음, 주변회로영역(b-b')에서는 제2층간절연막(420)과 제1층간절연막(416)을 관통하여 트랜지스터(T3, T4)의 각 소스/드레인(415a, 415b)에 접속된 비아 콘택 또는 플러그 등의 연결부(428)를 형성한 다음, 연결부(428) 상에 금속배선 등으로 이루어진 전원라인(432, 433)을 형성한다.
셀영역(a-a') 및 주변회로영역(b-b')에서는 제2층간절연막(420)과 제1층간절여막(416) 및 필드절연막(FOX)의 제2절연막(408)을 관통하여 폴리실리콘막(406)에 접속된 연결부(429)를 형성하며, 연결부(429) 상에는 전원라인(431)을 형성한다.
이 때, 셀영역(a-a')의 P웰(410a)과 P웰(410a)에 위치하는 폴리실리콘막(406) 및 주변회로영역(b-b')의 P웰(410c)에 위치하는 폴리실리콘막(406)에는 동일한 전압인, 반도체 메모리 셀의 기판 바이어스 전압(Vbb)이 인가되도록 하고, 주변회로영역(b-b')에 위치하는 NMOS 트랜지스터(T3)의 소스/드레인(415a)과 P웰(410c)에는 접지전압(Vss)이 인가되도록 하며, 주변회로영역(b-b')에 위치하는 PMOS 트랜지스터(T4)의 소스/드레인(415b)과 N웰(410d)에는 전원전압(Vdd)이 인가되도록 하며, N웰(410d)에 위치하는 필드절연막의 폴리실리콘막(406)에는 고전압(Vpp)이 인가되도록 한다. 도 4는 각 전원라인(431, 432, 433, 434)이 형성된 공정 단면을 나타낸다.
한편, 이후의 공정은 통상의 DRAM 공정을 따라 진행한다.
전술한 바와 같이 이루어지는 본 발명은, P형 분술물이 주입된 폴리실리콘막을 필드절연막에 포함시켜 필드절연막의 P형 폴리실리콘막과 P형 웰간에 빌트-인 포텐셜차를 갖도록 하고, 절연막/폴리실리콘막/절연막의 MOS 캐패시터 구조로 필드절연막을 형성함으로써, P형 폴리실리콘막과 P형 웰간에 빌트-인 포텐셜차와 MOS 캐패시터의 특성에 의해 필드 스탑 이온주입 없이 아이솔레이션을 이룰 수 있고, 셀 트랜지스터의 정션과 P웰간의 전기장을 감소시켜 리프레시 특성을 개선함과 동시에 주변회로영역의 정션 캐패시턴스를 감소시켜 동작 속도를 증가시킬 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 리프레시 특성과 동작 속도를 증가시켜 반도체 메모리 소자의 성능을 향상시킬 수 있으며, 필드 스탑 이온주입없이 아이솔레이션을 이룰 수 있어 반도체 메모리 소자의 제조 공정을 단순화시킬 수 있는 효과가 있다.
도 1은 셀 트랜지스터를 포함하는 DRAM 소자의 일부를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 소자를 도시한 단면도.
도 3은 도 1을 A-A' 방향으로 절취하였을 경우의 에너지 밴드의 분포를 도시한 다이어그램.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 도시한 단면도.
도 5a 내지 도 5h는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
400 : 기판 403 : 필드영역
404 : 액티브영역 405 : 제1절연막
406 : 폴리실리콘막 408 : 제2절연막
FOX : 필드절연막 409, 410b, 410d : N웰
410a, 410c : P웰 411 : 게이트산화막
412 : 전극 413 : 스페이서
414, 415a, 415b : 소스/드레인 416 : 제1층간절연막
420 ; 제2층간절연막 426 : 콘택 패드
427 : 비트라인 428, 429, 430 : 연결부
431. 432, 433, 434 : 전원라인

Claims (11)

  1. 기판;
    상기 기판 내부에 형성된 P웰;
    상기 기판의 상기 P웰에 형성되고, 제2절연막/P형 폴리실리콘막/제1절연막의 캐패시터 구조를 갖는 필드절연막-상기 P형 폴리실리콘막과 상기 P웰 사이의 농도 차에 의해 상기 P웰과 상기 P형 폴리실리콘막 사이에 빌트-인 포텐셜을 갖음; 및
    상기 필드절연막의 측면에 접하며 상기 기판에 형성된 트랜지스터
    를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 트랜지스터는 반도체 메모리 소자의 셀 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자.
  3. 기판;
    상기 기판 내부에 형성된 P웰;
    상기 P웰과 전기적으로 절연되어 절연되어 상기 기판 내부에 형성된 N웰;
    상기 기판의 상기 P웰 또는 상기 N웰에 형성되고, 제2절연막/P형 폴리실리콘막/제1절연막의 캐패시터 구조를 갖는 필드절연막; 및
    상기 필드절연막의 측면에 접하며 상기 기판에 형성된 트랜지스터
    를 포함하는 반도체 메모리 소자.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 필드절연막 하부에 필드 스탑 이온주입이 생략된 것을 특징으로 하는 반도체 메모리 소자.
  5. 셀영역과 주변회로영역을 갖는 기판;
    상기 셀영역의 상기 기판 내에 형성된 제1P웰;
    상기 제1P웰에 형성되고, 제2절연막/P형 제1폴리실리콘막/제1절연막의 캐패시터 구조를 갖는 제1필드절연막-상기 제1P웰과 상기 제1폴리실리콘막은 동일한 제1전압 레벨을 갖음;
    상기 주변회로영역의 상기 기판 내에 형성된 제2P웰;
    상기 제2P웰에 형성되고, 제4절연막/P형 제2폴리실리콘막/제3절연막의 캐패시터 구조를 갖는 제2필드절연막-상기 제2폴리실리콘막은 상기 제1전압 레벨을 갖음;
    상기 제2필드절연막에 인접하여 제2P웰에 형성된 NMOS 트랜지스터;
    상기 제2P웰과 전기적으로 절연되어 상기 주변회로영역의 상기 기판 내에 형성된 N웰;
    상기 N웰에 형성되고, 제6절연막/P형 제3폴리실리콘막/제5절연막의 캐패시터 구조를 갖는 제3필드절연막-상기 제3폴리실리콘막은 제2전압 레벨을 갖음; 및
    상기 제3필드절연막에 인접하여 상기 N웰에 형성된 PMOS 트랜지스터
    를 포함하는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 제1필드절연막 및 상기 제2필드절연막 하부에 필드 스탑 이온주입이 생략된 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 5 항에 있어서,
    상기 제1전압 레벨은 메모리 셀의 기판 바이어스 전압(Vbb) 레벨이며, 상기 제2전압 레벨은 고전압(Vpp) 레벨인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제 5 항에 있어서,
    상기 제1폴리실리콘막 내지 상기 제3폴리실리콘막은 상기 제1P웰 및 상기 제2P웰에 비해 고농도의 불순물 농도를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제 5 항에 있어서,
    상기 제1절연막 내지 상기 제6절연막은 산화막인 것을 특징으로 하는 반도체 메모리 소자.
  10. 기판 상에 트렌치 형성을 위한 복수의 하드마스크를 형성하는 단계;
    상기 하드마스크를 식각마스크로 상기 기판을 식각하여 상기 기판에 국부적으로 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치의 측벽 및 저면에 제1산화막을 형성하는 단계;
    상기 제1산화막이 형성된 프로파일을 따라 P형 폴리실리콘막을 형성하는 단계;
    상기 트렌치 저면에서만 상기 폴리실리콘막이 남도록 전면식각을 실시하는 단계;
    상기 폴리실리콘막 상에 제2산화막을 형성하는 단계;
    상기 기판이 노출되도록 제2산화막을 제거하여 상기 트렌치에 매립되어 제2산화막/폴리실리콘막/제1산화막 구조를 갖는 필드절연막을 형성하는 단계; 및
    이온주입을 실시하여 상기 기판 내부에 서로 절연된 P웰 및 N웰을 형성하는 단계
    를 포함하는 반도체 메모리 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 필드절연막 하부에 필드 스탑 이온주입을 생략하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
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