JPH0481341B2 - - Google Patents
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- JPH0481341B2 JPH0481341B2 JP57065355A JP6535582A JPH0481341B2 JP H0481341 B2 JPH0481341 B2 JP H0481341B2 JP 57065355 A JP57065355 A JP 57065355A JP 6535582 A JP6535582 A JP 6535582A JP H0481341 B2 JPH0481341 B2 JP H0481341B2
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- Japan
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- conductivity type
- wells
- well
- semiconductor layer
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- 239000000758 substrate Substances 0.000 claims description 10
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、例えばCMOSにおける
ウエル構造に関するものである。
ウエル構造に関するものである。
例えばダイナミツクランダムアクセスメモリに
おいて、パツケージから放出されるα線による誤
動作（ソフトエラー）を防止するためにウエル上
にメモリセルを形成することがある。しかしこの
場合には、ウエル抵抗が高く、ノイズ等に弱くな
つたり、基板電位が変動し易いので、実用的でな
いことが分つている。又、CMOS構造では、寄
生トランジスタによるＰ−Ｎ−Ｐ−Ｎサイリスタ
構造が生じ、ラツチ・アツプ現象が生じている。
この原因の一つは、ウエル内部の抵抗が高いた
め、寄生トランジスタがONしやすくなるためで
ある。
おいて、パツケージから放出されるα線による誤
動作（ソフトエラー）を防止するためにウエル上
にメモリセルを形成することがある。しかしこの
場合には、ウエル抵抗が高く、ノイズ等に弱くな
つたり、基板電位が変動し易いので、実用的でな
いことが分つている。又、CMOS構造では、寄
生トランジスタによるＰ−Ｎ−Ｐ−Ｎサイリスタ
構造が生じ、ラツチ・アツプ現象が生じている。
この原因の一つは、ウエル内部の抵抗が高いた
め、寄生トランジスタがONしやすくなるためで
ある。
従つて、本発明の目的は、上記の如きウエル抵
抗を効果的に下げることによつて、ノイズ、電位
変動等を抑えることにあり、このためにウエルの
深い位置に高不純物濃度の領域を形成している。
抗を効果的に下げることによつて、ノイズ、電位
変動等を抑えることにあり、このためにウエルの
深い位置に高不純物濃度の領域を形成している。
以下、本発明をCMOS型ダイナミツクランダ
ムアクセスメモリに関する実施例について詳細に
説明する。
ムアクセスメモリに関する実施例について詳細に
説明する。
第１図の例では、N+型シリコン基板１の一主
面に、公知の半導体技術によつて、P+型埋込み
領域２，３を介しN-型エピタキシヤル層４が成
長せしめられ、更にこのエピタキシヤル層４のう
ち上記埋込み層２，３に達する如くにＰ型ウエル
５，６が拡散法で形成されている。そして、ウエ
ル５，６内には夫々、ＮチヤネルMISFET
（Metal Insulator Semiconductor Field Effect
Transistor）のソース又はドレイン領域となる
N+型半導体領域７及び８が通常の拡散法等で形
成され、またこれらの両領域間のゲート酸化膜９
上に各ゲート電極１０が夫々設けられている。一
方、エピタキシヤル層４自体にはＰチヤネル
MISFETのソース又はドレイン領域となるP+型
半導体領域１１，１２が形成され、そのゲート酸
化膜９上にはゲート電極１０が設けられている。
なお、図中、１３は素子領域分離用のフイールド
SiO2膜、１４はリンガラス膜、１５，１６は各
アルミニウム電極又は配線である。
面に、公知の半導体技術によつて、P+型埋込み
領域２，３を介しN-型エピタキシヤル層４が成
長せしめられ、更にこのエピタキシヤル層４のう
ち上記埋込み層２，３に達する如くにＰ型ウエル
５，６が拡散法で形成されている。そして、ウエ
ル５，６内には夫々、ＮチヤネルMISFET
（Metal Insulator Semiconductor Field Effect
Transistor）のソース又はドレイン領域となる
N+型半導体領域７及び８が通常の拡散法等で形
成され、またこれらの両領域間のゲート酸化膜９
上に各ゲート電極１０が夫々設けられている。一
方、エピタキシヤル層４自体にはＰチヤネル
MISFETのソース又はドレイン領域となるP+型
半導体領域１１，１２が形成され、そのゲート酸
化膜９上にはゲート電極１０が設けられている。
なお、図中、１３は素子領域分離用のフイールド
SiO2膜、１４はリンガラス膜、１５，１６は各
アルミニウム電極又は配線である。
第１図は、Ｐ型ウエル５のＮチヤネル
MISFETとエピタキシヤル層４上のＰチヤネル
MISFEとによつて周辺回路のCMOSが構成され、
かつＰ型ウエル６にはＮチヤネルMISFETから
なるメモリアレイが形成されている状態を示して
いる。従つて、両ウエル５，６の存在によつて従
来と同様にα線強度が大きくなり、またエピタキ
シヤルウエルのためにラツチアツプ耐圧も充分な
構造となり、特に１−MOS型メモリセルを高集
積化して設ける場合に好適となる。
MISFETとエピタキシヤル層４上のＰチヤネル
MISFEとによつて周辺回路のCMOSが構成され、
かつＰ型ウエル６にはＮチヤネルMISFETから
なるメモリアレイが形成されている状態を示して
いる。従つて、両ウエル５，６の存在によつて従
来と同様にα線強度が大きくなり、またエピタキ
シヤルウエルのためにラツチアツプ耐圧も充分な
構造となり、特に１−MOS型メモリセルを高集
積化して設ける場合に好適となる。
これに加えて注目すべきことは、各Ｐ型ウエル
５，６の夫々の底部には、より高不純物濃度の
P+型埋込み層２，３を接して形成しているため
に、各ウエル抵抗が充分に下がつていることであ
る。この結果、動作時の電気的ノイズや基板電位
の変動を抑えることができるのである。この場
合、各ウエル５，６の抵抗はP+型層２，３によ
つて10Ω／cm3程度にまで低下させておくのが望ま
しい。他方、上記ＰチヤネルMISFETについて
は、N-型エピタキシヤル層４下に高不純物濃度
の基板１が接しているので、そのエピタキシヤル
層をＮ型ウエルとみなせばそのウエル抵抗も充分
に低くなつている。このため、周辺のCMOS全
体としてのウエル抵抗を下げられるから、有利で
ある。
５，６の夫々の底部には、より高不純物濃度の
P+型埋込み層２，３を接して形成しているため
に、各ウエル抵抗が充分に下がつていることであ
る。この結果、動作時の電気的ノイズや基板電位
の変動を抑えることができるのである。この場
合、各ウエル５，６の抵抗はP+型層２，３によ
つて10Ω／cm3程度にまで低下させておくのが望ま
しい。他方、上記ＰチヤネルMISFETについて
は、N-型エピタキシヤル層４下に高不純物濃度
の基板１が接しているので、そのエピタキシヤル
層をＮ型ウエルとみなせばそのウエル抵抗も充分
に低くなつている。このため、周辺のCMOS全
体としてのウエル抵抗を下げられるから、有利で
ある。
第２図は、第１図とは異なつてP+型基板２１
を用いた例を示している。
を用いた例を示している。
この例では、P+型基板２１上にN+型埋込み層
２２を介してN-型エピタキシヤル層２４が形成
され、このエピタキシヤル層２４にＰ型ウエル２
５が基板２１と接するように形成されている。図
中、２７，２８，３１，３２は夫々、各
MISFETのソース又はドレイン領域である。
２２を介してN-型エピタキシヤル層２４が形成
され、このエピタキシヤル層２４にＰ型ウエル２
５が基板２１と接するように形成されている。図
中、２７，２８，３１，３２は夫々、各
MISFETのソース又はドレイン領域である。
このように、Ｎ型ウエル２４の底部に高濃度層
２２を形成することによつて、そのウエル抵抗を
充分に低下させ、例えば従来の〜10KΩ／cm3から
10Ω／cm3へ低下させることが可能である。また、
Ｐ型ウエル２５の方も、高濃度基板２１によつて
抵抗が充分に低くなつている。
２２を形成することによつて、そのウエル抵抗を
充分に低下させ、例えば従来の〜10KΩ／cm3から
10Ω／cm3へ低下させることが可能である。また、
Ｐ型ウエル２５の方も、高濃度基板２１によつて
抵抗が充分に低くなつている。
なお、上記の各例においては、ウエルの形成方
法を変更してよいし、ウエル抵抗は高濃度層によ
つて任意に制御することができる。
法を変更してよいし、ウエル抵抗は高濃度層によ
つて任意に制御することができる。
図面は本発明の実施例を示すものであつて、第
１図はCMOS型ダイナミツクランダムアクセス
メモリの断面図、第２図は別の例による要部の断
面図である。 １，２１……高濃度基板、２，３，２２……高
濃度埋込み層、４，５，６，２４，２５……ウエ
ル。
１図はCMOS型ダイナミツクランダムアクセス
メモリの断面図、第２図は別の例による要部の断
面図である。 １，２１……高濃度基板、２，３，２２……高
濃度埋込み層、４，５，６，２４，２５……ウエ
ル。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、その上に形成された第１導電
型のエピタキシヤル半導体層と、この半導体層に
選択的に形成された複数の第２導電型のウエル
と、前記複数のウエルそれぞれの表面領域よりも
深い位置の前記半導体層にて前記複数のウエルそ
れぞれに接して形成された前記ウエルよりも高不
純物濃度の第２導電型の半導体領域と、前記複数
のウエルの一方のウエル表面に形成された、第１
導電型チヤネルのMIS型電界効果トランジスタで
構成される複数のセルからなるメモリセルアレイ
と、前記複数のウエルの他方のウエル表面に形成
された第１導電型チヤネルのMIS型電界効果トラ
ンジスタと前記半導体層の前記ウエルが形成され
ない領域に形成された第２導電型チヤネルのMIS
型電界効果トランジスタとで構成されるCMOS
とを有することを特徴とする半導体装置。 ２ 前記第１導電型はＮ型であり、前記第２導電
型はＰ型であることを特徴とする特許請求の範囲
第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065355A JPS58182863A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065355A JPS58182863A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182863A JPS58182863A (ja) | 1983-10-25 |
| JPH0481341B2 true JPH0481341B2 (ja) | 1992-12-22 |
Family
ID=13284560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065355A Granted JPS58182863A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182863A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60218866A (ja) * | 1984-04-13 | 1985-11-01 | Mitsubishi Electric Corp | 相補型ｍｏｓ半導体装置 |
| JPS6115361A (ja) * | 1984-07-02 | 1986-01-23 | Rohm Co Ltd | 半導体装置 |
| US7309898B1 (en) | 2002-05-20 | 2007-12-18 | International Business Machines Corporation | Method and apparatus for providing noise suppression in an integrated circuit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239380A (en) * | 1975-09-25 | 1977-03-26 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS55156358A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
| JPS56150849A (en) * | 1980-04-23 | 1981-11-21 | Hitachi Ltd | Semiconductor integratd circuit device |
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-04-21 JP JP57065355A patent/JPS58182863A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239380A (en) * | 1975-09-25 | 1977-03-26 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS55156358A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
| JPS56150849A (en) * | 1980-04-23 | 1981-11-21 | Hitachi Ltd | Semiconductor integratd circuit device |
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182863A (ja) | 1983-10-25 |
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