JPH0797624B2 - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPH0797624B2 JPH0797624B2 JP61204898A JP20489886A JPH0797624B2 JP H0797624 B2 JPH0797624 B2 JP H0797624B2 JP 61204898 A JP61204898 A JP 61204898A JP 20489886 A JP20489886 A JP 20489886A JP H0797624 B2 JPH0797624 B2 JP H0797624B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- groove
- insulating film
- charge storage
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は高集積化に適した半導体メモリセルに関する。
（従来技術とその問題点） 外周に沿って半導体表面に形成した溝内側壁に絶縁膜を
介して配置した電荷蓄積領域と、同じ溝内に電荷蓄積領
域に対して絶縁膜を介して配置したセルプレートと、溝
に囲まれた半導体基板表面に配置したMOSFETで構成され
る１トランジスター１−キャパシタ型メモリセルが1984
年に開催された国際電子素子会議（IEDM）のアブストラ
クトP.240〜243に中島蕃等によって「IVECセル」として
提案されている。第２図（ａ）はIVECセルのビット線方
向の断面図、同図（ｂ）は同図（ａ）のＡ−Ａ′におい
て切り出したワード線方向の断面図である。
介して配置した電荷蓄積領域と、同じ溝内に電荷蓄積領
域に対して絶縁膜を介して配置したセルプレートと、溝
に囲まれた半導体基板表面に配置したMOSFETで構成され
る１トランジスター１−キャパシタ型メモリセルが1984
年に開催された国際電子素子会議（IEDM）のアブストラ
クトP.240〜243に中島蕃等によって「IVECセル」として
提案されている。第２図（ａ）はIVECセルのビット線方
向の断面図、同図（ｂ）は同図（ａ）のＡ−Ａ′におい
て切り出したワード線方向の断面図である。
IVECセルの電荷蓄積領域は半導体基板11の表面に形成し
た溝内側壁に絶縁膜19を介して配置した導体層13で構成
されており、セルの外周に沿って一周している。セルプ
レートは電荷蓄積領域に対して絶縁膜19を介して配置し
た導体層14で構成されており、一定電圧が供給されてい
る。第１通電電極を構成するＮ型領域23と第２通電電極
を構成するＮ型領域20とワード線を構成する導体層25で
スイッチング用のMOSFETが構成され、第１通電電極はビ
ット線を構成する導体層27に接続され、第２通電電極は
溝内側壁の絶縁膜19の一部を除去して電荷蓄積領域に接
続されている。
た溝内側壁に絶縁膜19を介して配置した導体層13で構成
されており、セルの外周に沿って一周している。セルプ
レートは電荷蓄積領域に対して絶縁膜19を介して配置し
た導体層14で構成されており、一定電圧が供給されてい
る。第１通電電極を構成するＮ型領域23と第２通電電極
を構成するＮ型領域20とワード線を構成する導体層25で
スイッチング用のMOSFETが構成され、第１通電電極はビ
ット線を構成する導体層27に接続され、第２通電電極は
溝内側壁の絶縁膜19の一部を除去して電荷蓄積領域に接
続されている。
IVECセルの主な特徴は、セル間干渉が生じず、浅い溝深
さで大きなセル容量が得られ、ソフトエラー率が小さ
く、素子分離領域が不要であることにある。
さで大きなセル容量が得られ、ソフトエラー率が小さ
く、素子分離領域が不要であることにある。
ところが、IVECセルは外周に沿って半導体基板表面に溝
を形成しているために、セル当り１つのビット線コンタ
クトを形成してなければならず、セル面積の微小化に対
して大きな障害になっている。また電荷蓄積領域を構成
する導体層13が高電位の場合に、溝側面の半導体界面が
反転状態になりやすい。するとスイッチング用MOSFETに
リーク電流が流れて情報保持特性が悪化してしまう。
を形成しているために、セル当り１つのビット線コンタ
クトを形成してなければならず、セル面積の微小化に対
して大きな障害になっている。また電荷蓄積領域を構成
する導体層13が高電位の場合に、溝側面の半導体界面が
反転状態になりやすい。するとスイッチング用MOSFETに
リーク電流が流れて情報保持特性が悪化してしまう。
そこで本発明の目的は、このような従来の欠点を除去せ
しめて、セル間干渉が生じず、浅い溝深さで大きなセル
容量が得られ、ソフトエラー率が小さく、素子分離領域
が不要であり、しかも２つのセル当たり１つのビット線
コンタクトしか必要とせず、情報保持特性が良好な半導
体メモリセルを提供することにある。
しめて、セル間干渉が生じず、浅い溝深さで大きなセル
容量が得られ、ソフトエラー率が小さく、素子分離領域
が不要であり、しかも２つのセル当たり１つのビット線
コンタクトしか必要とせず、情報保持特性が良好な半導
体メモリセルを提供することにある。
（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する半導体
メモリセルは、外周に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置した電荷蓄積領域と、前
記溝内に前記電荷蓄積領域に対して絶縁膜を介して配置
したセルプレートと、半導体基板上または絶縁膜上に成
長させた半導体層に形成したFETとからなり、このFETの
基板領域が前記半導体基板に電気的に接続され、ビット
線に接続される前記FETの一方の通電電極の少なくとも
一部が前記溝の上に位置することを特徴とする。
メモリセルは、外周に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置した電荷蓄積領域と、前
記溝内に前記電荷蓄積領域に対して絶縁膜を介して配置
したセルプレートと、半導体基板上または絶縁膜上に成
長させた半導体層に形成したFETとからなり、このFETの
基板領域が前記半導体基板に電気的に接続され、ビット
線に接続される前記FETの一方の通電電極の少なくとも
一部が前記溝の上に位置することを特徴とする。
（実施例） 以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図（ａ）は本発明の一実施例のビット線方向の断面
図、同図（ｂ）は同図（ａ）のＡ−Ａ′において切り出
したワード線方向の断面図である。なお第１図にはフォ
ールディッド・ビット線構成に対応した実施例を示して
いる。
図、同図（ｂ）は同図（ａ）のＡ−Ａ′において切り出
したワード線方向の断面図である。なお第１図にはフォ
ールディッド・ビット線構成に対応した実施例を示して
いる。
11はＰ型基板であり、12はＰ型領域である。導体層13は
溝内側壁に絶縁膜19を介して配置されており、電荷蓄積
領域を構成し、セルの外周に沿って一周している。導体
層14は電荷蓄積領域に対して絶縁膜19を介して配置され
ており、セルプレートを構成し、一定電位が供給されて
いる。またＰ型基板11の不純物濃度を高くすることで、
Ｐ型基板にもセルプレートの役割を持たせることができ
る。導体層15,16,17,18は隣りのセルの電荷蓄積領域を
構成する。Ｎ型領域20はFETの第２通電電極と電荷蓄積
領域を電気的に接続させる接続部を構成する。Ｐ型領域
211は、溝側面の半導体界面が万一反転状態になった場
合にスイッチング用FETのリーク電流のパスをカットさ
せるための領域であり、Ｐ型領域12よりも不純物濃度が
高い。Ｐ型領域22はFETの基板領域を構成し、Ｐ型領域1
2を介してＰ型基板11に電気的に接続されている。Ｎ型
領域23はFETの第１通電電極を構成する。Ｎ型領域24はF
ETの第２通電電極を構成し、Ｎ型領域20を介して電荷蓄
積領域に接続されている。ここでＰ型領域22、Ｎ型領域
23、Ｎ型領域24は半導体基板あるいは絶縁膜上に成長さ
せた半導体層に形成する。導体層25はFETのゲート電極
を構成し、ワード線配線も兼ねる。導体層26は隣りのセ
ルをアクセスするためのワード線配線である。導体層27
はビット線を構成し、FETの第１通電電極に接続され
る。28,29は絶縁膜である。
溝内側壁に絶縁膜19を介して配置されており、電荷蓄積
領域を構成し、セルの外周に沿って一周している。導体
層14は電荷蓄積領域に対して絶縁膜19を介して配置され
ており、セルプレートを構成し、一定電位が供給されて
いる。またＰ型基板11の不純物濃度を高くすることで、
Ｐ型基板にもセルプレートの役割を持たせることができ
る。導体層15,16,17,18は隣りのセルの電荷蓄積領域を
構成する。Ｎ型領域20はFETの第２通電電極と電荷蓄積
領域を電気的に接続させる接続部を構成する。Ｐ型領域
211は、溝側面の半導体界面が万一反転状態になった場
合にスイッチング用FETのリーク電流のパスをカットさ
せるための領域であり、Ｐ型領域12よりも不純物濃度が
高い。Ｐ型領域22はFETの基板領域を構成し、Ｐ型領域1
2を介してＰ型基板11に電気的に接続されている。Ｎ型
領域23はFETの第１通電電極を構成する。Ｎ型領域24はF
ETの第２通電電極を構成し、Ｎ型領域20を介して電荷蓄
積領域に接続されている。ここでＰ型領域22、Ｎ型領域
23、Ｎ型領域24は半導体基板あるいは絶縁膜上に成長さ
せた半導体層に形成する。導体層25はFETのゲート電極
を構成し、ワード線配線も兼ねる。導体層26は隣りのセ
ルをアクセスするためのワード線配線である。導体層27
はビット線を構成し、FETの第１通電電極に接続され
る。28,29は絶縁膜である。
本発明の半導体メモリセルの動作方法はIVECセルと同様
であり、通常の１トランジスタ−１キャパシタ型メモリ
セルと同様である。
であり、通常の１トランジスタ−１キャパシタ型メモリ
セルと同様である。
以上説明の便宜上FETにＮ型チャネルMOSFET使用した実
施例について説明したが、本発明は他のFETを用いた場
合にも適用できる。またFETはエピタキシャル成長させ
た半導体層だけでなく、多結晶半導体層や、それを適当
な方法で処理したものや、さらに適当な方法で単結晶化
させたものなど、さまざまな半導体層に形成することが
できる。
施例について説明したが、本発明は他のFETを用いた場
合にも適用できる。またFETはエピタキシャル成長させ
た半導体層だけでなく、多結晶半導体層や、それを適当
な方法で処理したものや、さらに適当な方法で単結晶化
させたものなど、さまざまな半導体層に形成することが
できる。
（発明の効果） 本発明の半導体メモリセルは、セル間干渉が生じず、浅
い溝深さで大きなセル容量が得られ、ソフトエラー率が
小さく、素子分離領域が不要である。しかもビット線コ
ンタクトの溝の上に形成できるのでビット線コンタクト
を隣りのセルと共通にでき、セル面積の微小化ができ
る。また溝側面の半導体界面が万一反転状態になった場
合でもスイッチング用FETのリークパスをカットできる
ため情報保持特性が悪化することはない。さらにスイッ
チング用FETの基板領域は一定電圧が供給されているた
めに誤動作することもない。このように本発明の効果は
非常に大きい。
い溝深さで大きなセル容量が得られ、ソフトエラー率が
小さく、素子分離領域が不要である。しかもビット線コ
ンタクトの溝の上に形成できるのでビット線コンタクト
を隣りのセルと共通にでき、セル面積の微小化ができ
る。また溝側面の半導体界面が万一反転状態になった場
合でもスイッチング用FETのリークパスをカットできる
ため情報保持特性が悪化することはない。さらにスイッ
チング用FETの基板領域は一定電圧が供給されているた
めに誤動作することもない。このように本発明の効果は
非常に大きい。
第１図（ａ）は本発明の一実施例のビット線方向の断面
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ′において切
り出したワード線方向の断面図、第２図（ａ）はIVECセ
ルのビット線方向の断面図、第２図（ｂ）は第２図
（ａ）のＡ−Ａ′において切り出したワード線方向の断
面図である。
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ′において切
り出したワード線方向の断面図、第２図（ａ）はIVECセ
ルのビット線方向の断面図、第２図（ｂ）は第２図
（ａ）のＡ−Ａ′において切り出したワード線方向の断
面図である。
Claims (1)
- 【請求項１】外周に沿って半導体基板表面に形成した溝
内側壁に絶縁膜を介して配置した電荷蓄積領域と、前記
溝内に前記電荷蓄積領域に対して絶縁膜を介して配置し
たセルプレートと、半導体基板上または絶縁膜上に成長
させた半導体層に形成したFETとからなり、このFETの基
板領域が前記半導体基板に電気的に接続され、ビット線
に接続される前記FETの一方の通電電極の少なくとも一
部が前記溝の上に位置することを特徴とする半導体メモ
リセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204898A JPH0797624B2 (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204898A JPH0797624B2 (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6360554A JPS6360554A (ja) | 1988-03-16 |
| JPH0797624B2 true JPH0797624B2 (ja) | 1995-10-18 |
Family
ID=16498223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204898A Expired - Lifetime JPH0797624B2 (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797624B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136366A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0793366B2 (ja) * | 1984-10-08 | 1995-10-09 | 日本電信電話株式会社 | 半導体メモリおよびその製造方法 |
| ATE41267T1 (de) * | 1984-04-25 | 1989-03-15 | Siemens Ag | Ein-transistor-speicherzelle fuer hochintegrierte dynamische halbleiterspeicher und verfahren zu ihrer herstellung. |
-
1986
- 1986-08-29 JP JP61204898A patent/JPH0797624B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6360554A (ja) | 1988-03-16 |
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