KR980000624A - 반도체 집적회로장치 및 그 제조방법 - Google Patents
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Abstract
반도체 집적회로장치 및 그 제조기술에 관한 것으로서,선에 의한 메모리셀의 소프트에러 내성을 향상시킨 완전 CMOS형 SRAM을 실현하기 위해, 부하소자(부하용MISFET 또는 고정항소자)를 평탄화된 층간절연막상에 형성한 SRAM셀을 갖는 반도체 집적회로장치로서, 막두께를 두껍게 한 층간절연막에 홈을 형성함과 동시에 부하소자상에 플레이트전극을 형성하는 것에 의해, 이 홈의 내벽을 따라서 입체구조가 용량소자를 형성하고, 또 층간절연막의 표면의 평탄부상에 부하소자를 형성하는 구성으로 하였다.
이러한 구성에 의해, 용량소자의 전하를 증가시킬 수 있고 이것에 의해 메모리셀의
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시형태 1인 SRAM의 메모리셀의 단면도(제1도의 Ⅱ-Ⅱ′선에 따른 단면도).
Claims (17)
- 메모리셀을 갖는 반도체 집적회로장치로서, 상기 메모리셀은 제1 및 제2구동용 MISFET와 제1 및 제2부하소자를 갖고, 상기 구동용 MISFET의 소오스 및 드레인영역은 반도체기판내에 형성되고, 상기 구동용 MISFET의 게이트전극은 게이트절연막을 개재새켜서 상기 반도체기판의 주면상에 형성되고, 상기 구동용 MISFET의 게이트전극의 상부에 제1절연막이 상기 반도체 기판의 주면을 피복함과 동시에 그 표면이 평탄화되어 형성되고, 상기 제1절연막의 평탄부상에 상기 부하소자가 형성되고, 상기 제1절연막상에 상기 부하소자에 전기적으로 접속되는 제1반도체막이 형성되고, 상기 제1부하소자에 접속되는 제1반도체막은 상기 제1절연막에 형성된 제1접속구멍을 통해서 상기 제1구동용 MISFET의 드레인영역에 전기적으로 접속되고, 상기 제2부하소자에 접속되는 제1반도체막은 상기 제1절연막에 형성된 제2접속구멍을 통해서 상기 제2구동용 MISFET의 드레인영역에 전기적으로 접속되고, 상기 제1반도체막은 상기 제1 및 제2접속구멍의 측벽 및 상부에 형성되고,상기 제1 및 제2접속구멍의 측벽 및 상부에 있어서 상기 제1반도체막상에 상기 유전체막을 개재시켜서 제1전극이 형성되고, 상기 제1전극에는 제1전위가 공급되고, 상기 제1반도체막, 상기 제1전극 및 상기 유전체막으로 용량소자를 구성하는 것을 특징으로 하는 반도체 집적회로장치.
- 제1항에 있어서, 상기 부하소자는 실리콘막으로 구성되고, 상기 실리콘막은 상기 제1반도체막과 일체로 형성되고, 상기 실리콘막의 불순물농도는 상기 제1반도체막의 불순물농도보다 낮은 것을 특징으로 하는 반도체 집적회로장치.
- 제2항에 있어서, 상기 부하소자는 고저항소자인 것을 특징으로 하는 반도체 집적회로장치.
- 제2항에 있어서, 상기 부하소자는 부하용 MISFET이고, 상기 실리콘막은 상기 부하용 MISFET의 채널영역을 구성하는 것을 특징으로 하는 반도체 집적회로장치.
- 주면을 갖는 반도체기판을 준비하는 공정, 구동용 MISFET의 게이트전극의 상부에 제1절연막이 상기 반도체기판의 상기 주면을 피복함과 동시에 극 표면이 평탄화된 제1절연막을 형성하는 공정, 상기 제1절연막에 제1 및 제2접속구멍을 형성하는 공정, 상기 제1절연막의 평탄부에 부하소자를 형성함과 동시에 상기 제1절연막상에 상기 부하소자에 전기적으로 접속되는 제1반도체막을 형성하는 공정, 및 상기 제1 및 제2접속구멍의 측벽 및 상부에 있어서 상기 제1반도체막상에 유전체막을 개재시켜서 제1전극을 형성하는 공정을 포함하고, 상기 주면을 갖는 반도체기판은 제1 및 제2부하소자를 갖고, 제1 및 제2구동용 MISFET의 소오스 및 드레인영역은 반도체기파내에 형성되고, 상기 구동용 MISFET의 게이트전극은 게이트 절연막을 개재시켜서 상기 반도체기판의 주면상에 형성되고, 상기 제1부하소자에 접속되는 제1반도체막은 상기 제1절연막에 형성된 제1접속구멍을 통해서 상기 제1구동용 MISFET의 드레인영역에 전기적으로 접속되고, 상기 제2부하소자에 접속되는 제1반도체막은 상기 제1절연막에 형서된 제2접속구멍을 통해서 상기 제2구동용 MISFET의 드레인영역에 전기적으로 접속되고, 상기 제1반도체막은 상기 제1 및 제2접속구멍의 측벽 및 상부에 형성되고, 상기 제1전극에는 제1전위가 공급되고, 상기 제1반도체막, 상기 제1전극 및 상기 유전체막으로 용량소자를 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제5항에 있어서, 상기 부하소자는 실리콘막으로 구성되고, 상기 실리콘막은 상기 제1반도체막과 일체로 형성되고, 상기 실리콘막의 불순물농도는 상기 제1반도체막의 불순물농도보다 낮은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제5항에 있어서, 상기 부하소자는 고저항소자인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제5항에 있어서, 상기 부하소자는 부하용 MISFET이고, 상기 실리콘막은 상기 부하용 MISFET의 채널영역을 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체기판상에 형성된 제 1 및 제2구동용 MISFET와 상기 제1 및 제2구동용 MISFET의 상부에 퇴적한 도전막으로 형성된 제1 및 제2부하용 MISFET로 이루어지는 플립플롭회로와 반도체기판상에 형성된 제1 및 제2전송용 MISFET로 메로리셀을 구성한 완전CMOS형 SRAM을 갖는 반도체 집적회로 장치로서, 제1부하용 MISFET의 게이트전극, 제1구동용 MISFET의 게이트전극 및 제2구동용 MISFET의 드레인영역을 전기적으로 접속하는 제1접속구멍의 상부를 포함하는 영역에 제 2부하용 MISFET의 드레인영역, 상기 드레인영역의 상부에 형성된 절연막 및 상기 절연막의 상부에 형성되고 전원전압으로 고정된 제1플레이트전극으로 구성되느 제1용량소자를 형성하고, 제2부하용 MISFET의 게이트전극, 제2구동용 MISFET의 게이트전극 및 제1구동용 MISFET의 드레인영역을 전기적으로 접속하는 제2접속구멍의 상부를 포함하는 영역에 제1부하용 MISFET의 드레인영역과 상기 드레인영역의 상부에 형성된 절연막 및 상기 절연막의 상부에 형성되고 전원전압으로 고정된 제2플레이트전극과 구성되는 제2용량소자를 형성한 것을 특징으로 하는 반도체 집적회로장치.
- 반도체기판상에 형성된 제1 및 제2구동용 MISFET와 상기 제1 및 제2구동용 MISFET의 상부에 퇴적한 도전막으로 형성된 제1 및 제2부하용 MISFET로 이루어지는 플립플롭회로와 반도체기판상에 형성된 제1 및 제2전송용 MISFET로 메모리셀을 구성한 완전CMOS형 SRAM을 갖는 반도체 집적회로 장치로서, 제1구동용 MISFET의 상부에 형성되고 저원전압으로 고정된 제1플레이트전극, 상기 제1플레이트전극의 상부에 형성된 절연막 및 상기 절연막의 상부에 형성된 제2부하용 MISFET의 게이트전극으로 제1용량소자를 구성하고, 제2구동용 MISFET의 상부에 형성되고 전원전압으로 고정된 제2플레이트전극, 상기 제2플레이트전극의 상부에 형성된 절연막 및 상기 절연막의 상부에 형성된 제1부하용 MISFET이 게이트전극으로 제2용량소자를 구성한 것을 특징으로 하는 반도체 집적회로장치.
- 반도체기판상에 형성된 제1 및 제2구동용 MISFET와 상기 제1 및 제2구동용 MISFET의 상부에 퇴적한 도전막으로 형성된 제1 및 제2부하용 MISFET로 이루어지는 플립플롭회로와 반도체기판상에 형성된 제1 및 제2전송용 MISFET로 메모리셀을 구성한 완전CMOS형 SRAM을 갖는 반도체 집적회로 장치의 제조방법으로서, (a) 반도체기판상에 제1 및 제2구동용 MISFET와 제1 및 제2전송용 MISFET를 형성한 후, 상기 제1 및 제2구동용 MISFET와상기 제1 및 제2전송용 MISFET의 상부에 제1절연막을 퇴적하는 공정, (b) 상기 제1절연막을 에칭해서 상기 제1구동용 MISFET의 게이트전극, 상기 제2구동용 MISFET의 드레인영역 및 후의 공정에서 형성되는 제1부하용 MISFET의 게이트전극을 전기적으로 접속하는 제1접속구멍과 상기 제2구동용 MISFET의 게이트전극, 상기 제1구동용 MISFET의 드레인영역 및 후의 공정에서 형성되는 제2부하용 MISFET의 게이트전극을 전기적으로 접속하는 제2접속구멍을 형성하는 공정, (c) 상기 제1절연막의 상부에 퇴적한 제1도전막을 에칭해서 상기 제1접속구멍을 통해 상기 제1구동용 MISFET의 게이트전극 및 상기 제2구동용 MISFET의 드레인영역과 전기적으로 접속되는 상기 제1부하용 MISFET의 게이트전극과 상기 제2접속구멍을 통해서 상기 제2구동용 MISFET의 게이트전극 및 상기 제1구동용 MISFET의 드레인영역과 전기적으로 접속되는 상기 제2부하용 MISFET의 각 게이트전극을 형성하는 공정, (d) 상기 제1 및 제2부하용 MISFET의 각 게이트전극의 상부에 상기 제1및 제2부하용 MISFET의 각 게이트 산화막을 구성하는 제2절연막을 퇴적하는 공정, (e) 상기 제2절연막을 에칭해서 상기 제1접속구멍의 상부에 상기 제1부하용 MISFET의 게이트전극과 후의 공정에서 형성되는 제2부하용 MISFET의 드레인영역을 전기적으로 접속하는 제3접속구멍을 형성하고, 상기 제2접속구멍의 상부에 상기 제2부하용 MISFET에 게이트전극과 후의 공정에서 형성되는 제1부하용 MISFET의 드레인영역을전기적으로 접속하는 제4접속구멍을 형성하는 공정, (f) 상기 제2절연막의 상부에 퇴적한 제2도전막을 에칭해서 제1 및 제2부하용 MISFET의 각 소오스영역, 각 드레인영역 및 각 채널층을 형성하는 공정 및 (g) 상기 제1 및 제2부하용 MISFET의 상부에 제3절연막을 퇴적한 후, 상기 제3절연막의 상부에 퇴적한 제3도전막을 에칭해서 상기 제1접속구멍의 상부를 포함하는 영역에 전원전압으로 고정되는 제1플레이트전극을 형성함과 동시에 상기 제2접속구멍의 상부를 포함하는 영역에 전원전압으로 고정되는 제2플레이트전극을 형성하는 것에 의해, 상기 제1접속구멍의 상부를 포함하는 영역에 상기 제2부하용 MISFET의 드레인영역, 상기 제3절연막 및 상기 제1플레이트전극으로 구서외는 제1용량소자를 형성하고, 상기 제2접속구멍의 상부를 포함하는 영역에 상기 제1부하용 MISFET의 드레인영역, 상기 제3절연막 및 상기 제2플레이트전극으로 구성되는 제2용량소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제11항에 있어서, 상기 제1절연막을 평탄화하고 상기 제1 및 제2접속구멍의 바닥부와 상단부의 단차를 크게 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제12항에 있어서, 상기 제1절연막이 BPSG막을 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제12항에 있어서, 상기 전송용 MISFET의 게이트전극을 피복하는 절연막과 상기 게이트전극의 측벽에 형성되는 사이드월 스페이서를 상기 제1절연막과는 에칭레이트가 다른 절연막으로 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제12항에 있어서, 상기 제1절연막을 에칭해서 상기 제1 및 제2접속구멍을 형성할 때, 제1전송용 MISFET의 드레인영역의 상부의 상기 제1절연막을 에칭해서 제5접속구멍을 동시에 형성하고, 제2전송용 MISFET의 드레인영역의 상부의 상기 제1절연막을 에칭해서 제6접속구멍을 동시에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체기판상에 형성된 제1 및 제2구동용 MISFET와 상기 제1 및 제2구동용 MISFET의 상부에 퇴적한 도전막으로 형성된 제1 및 제2부하용 MISFET로 이루어지는 플립플롭회로와 반도체기판상에 형성된 제1 및 제2전송용 MISFET로 메모리셀을 구성한 완전CMOS형 SRAM을 갖는 반도체 집적회로 장치의 제조방법으로서, (a) 반도체기판상에 제1 및 제2구동용 MISFET와 제1 및 제2전송용 MISFET를 형성한 후, 상기 제1 및 제2구동용 MISFET와 상기 제1 및 제2전송용 MISFET와 상부에 제1절연막을 퇴적하는 공정, (b) 상기 제1절연막을 에칭해서 상기 제1구동용 MISFET의 게이트전극, 상기 제2구동용 MISFET의 드레인영역 및 후의 공정에서 형성되는 제1부하용 MISFET의 게이트전극을 전기적으로 접속하는 제1접속구멍과 상기 제2구동용 MISFET의 게이트전극, 상기 제1구동용 MISFET의 드레인영역 및 후의 공정에서 형성되는 제2부하용 MISFET의 게이트전극을 전기적으로 접속하는 제2접속구멍을 형성하는 공정, (c) 상기 제1절연막의 상부에 퇴적한 제1도전막에 에칭해서 후의 공정에서 형성되는 제1부하용 MISFET의 게이트전극의 하부를 포함하는 영역에 전원전압으로 고정되는 제1플레이트전극을 형성하고, 후의 공정에서 형성되는 제2부하용 MISFET의 게이트전극의 하부를 포함하는 영역에 전원전압으로 고정되는 제2플레이트전극을 형성하는 공정, (d) 상기 제1 및 제2플레이트전극의 상부에 제2절연막을 퇴적한 후, 상기 제2절연막을 제거하는 공정, (e) 상기 제2절연막의 상부에 퇴적한 제2도전막을 에칭해서 상기 제1접속구멍을 통해서 상기 제1구동용 MISFET의 게이트전극 및 상기 제2구동용 MISFET의 드레인영역과 전기적으로 접속되는 상기 제1부하용 MISFET의 게이트전극과 상기 제2접속구멍을 통해서 상기 제2구동용 MISFET의 게이트전극 및 상기 제1구동용 MISFET의 드레인영역과 전기적으로 접속되는 상기 제2부하용 MISFET의 게이트전극을 형성하는 것에 의해, 상기 제1플레이트전극, 상기 제2절연막 및 상기 제1부하용 MISFET의 게이트전극으로 구성되는 제1용량소자와 상기 제2플레이트전극, 상기 제2절연막 및 상기 제2부하용 MISFET의 게이트전극으로 구성되는 제2용량소자를 형성하는 공정, (f) 상기 제1 및 제2부하용 MISFET의 각 게이트전극의 상부에 제1 및 제2부하용 MISFET의 각 게이트 산화막을 구성하는 제3절연막을 퇴적한 후, 상기 제3절연막을 에칭해서 상기 제1접속구멍의 상부에 상기 제1부하용 MISFET의 게이트전극과 후의 공정에서 형성되는 제2부하용 MISFET의 드레인영역을 전기적으로 접속하는 제3접속구멍을 형성하고, 상기 제2접속구멍의 상부에 상기 제2부하용 MISFET의 게이트전극과 후의 공정에서 형성되는 제1부하용 MISFET의 드레인영역을 전기적으로 접속하는 제4접속구멍을 형성하는 공정 및 (g) 상기 제3절연막의 상부에 퇴적한 제3도전막을 에칭해서 제1 및 제2부하용 MIFET의 각 소오스영역, 각 드레인영역 및 각 채널층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제16항에 있어서, 상기 메모리셀의 상부에 수소를 함유하는 절연막을 퇴적한 후, 상기 절연막내의 상기 수소를 상기 제1 및 제2부하용 MISFET의 각 채널층에 공급하기 위한 어닐을 실행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96-163493 | 1996-06-24 | ||
| JP8163493A JPH1012749A (ja) | 1996-06-24 | 1996-06-24 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980000624A true KR980000624A (ko) | 1998-03-30 |
Family
ID=15774919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970026488A KR980000624A (ko) | 1996-06-24 | 1997-06-23 | 반도체 집적회로장치 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH1012749A (ko) |
| KR (1) | KR980000624A (ko) |
| TW (1) | TW348314B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5267524B2 (ja) * | 2004-12-14 | 2013-08-21 | セイコーエプソン株式会社 | 波長可変フィルタ |
| JP4697159B2 (ja) * | 2004-12-14 | 2011-06-08 | セイコーエプソン株式会社 | 静電アクチュエータ、液滴吐出ヘッド及びその製造方法、液滴吐出装置並びにデバイス |
| KR100830381B1 (ko) * | 2005-09-15 | 2008-05-20 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치와 그 제조 방법, 전자 기기, 및 콘덴서 |
| TWI402024B (zh) * | 2009-03-16 | 2013-07-11 | Ho E Screw & Hardware Co Ltd | Locating telescopic parts |
-
1996
- 1996-06-24 JP JP8163493A patent/JPH1012749A/ja active Pending
-
1997
- 1997-06-17 TW TW086108464A patent/TW348314B/zh active
- 1997-06-23 KR KR1019970026488A patent/KR980000624A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| TW348314B (en) | 1998-12-21 |
| JPH1012749A (ja) | 1998-01-16 |
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