JPS6360556A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS6360556A JPS6360556A JP61204897A JP20489786A JPS6360556A JP S6360556 A JPS6360556 A JP S6360556A JP 61204897 A JP61204897 A JP 61204897A JP 20489786 A JP20489786 A JP 20489786A JP S6360556 A JPS6360556 A JP S6360556A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- fet
- cell
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000009825 accumulation Methods 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 13
- 230000006870 function Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- 238000012423 maintenance Methods 0.000 abstract 2
- 210000004027 cell Anatomy 0.000 description 31
- 238000002955 isolation Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000003771 C cell Anatomy 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高集積化に適した半導体メモリセルに関する。
（従来技術とその問題点）
外周に沿って半導体基板表面に形成した溝内側壁に絶縁
膜を介して配置した電荷蓄積領域と、同じ溝内に電荷蓄
積領域に対して絶縁膜を介して配置したセルプレートと
、溝に囲まれた半導体基板表面に配置したＭＯＳＦＥＴ
で構成される１トランジスター１キヤパシタ型メモリセ
ルが１９８４年に開催された国際電子素子会ｉ （ＩＥ
ＤＭ ）のアブストラクトＰ、 ２４０〜２４３に中島
蕃等によってｒ ＩＶＥＣセル」として提案きれている
。第２図（ａ）はＩＶＥＣセルのビット線方向の断面図
、同図（ｂ）は同図（ａ）のＡ−Ａ’において切り出し
たワード線方向の断面図である。
膜を介して配置した電荷蓄積領域と、同じ溝内に電荷蓄
積領域に対して絶縁膜を介して配置したセルプレートと
、溝に囲まれた半導体基板表面に配置したＭＯＳＦＥＴ
で構成される１トランジスター１キヤパシタ型メモリセ
ルが１９８４年に開催された国際電子素子会ｉ （ＩＥ
ＤＭ ）のアブストラクトＰ、 ２４０〜２４３に中島
蕃等によってｒ ＩＶＥＣセル」として提案きれている
。第２図（ａ）はＩＶＥＣセルのビット線方向の断面図
、同図（ｂ）は同図（ａ）のＡ−Ａ’において切り出し
たワード線方向の断面図である。
ＩＶＥＣセルの電荷蓄積領域は半導体基板１１の表面に
形成した溝内側壁に絶縁膜１９を介して配置した導体層
１３で構成きれており、セルの外周に沿って一周してい
る。セルプレートは電荷蓄積領域に対しτ絶縁膜１９を
介して配置した導体層１４で構成されており、一定電圧
が供給きれている。第１通電電極を構成するＮ型領域２
３と第２通電′ｗＬ極を構成するＮ型領域２０とワード
線を構成する導体層２５でスイッチング用のＭＯＳＦＥ
Ｔが構成され、第１通電電極はビット線を構成する導体
層２７に接続され、第２通ｔｔ極は溝内側壁の絶縁膜１
９の一部を除去して電荷蓄積領域に接続されている。
形成した溝内側壁に絶縁膜１９を介して配置した導体層
１３で構成きれており、セルの外周に沿って一周してい
る。セルプレートは電荷蓄積領域に対しτ絶縁膜１９を
介して配置した導体層１４で構成されており、一定電圧
が供給きれている。第１通電電極を構成するＮ型領域２
３と第２通電′ｗＬ極を構成するＮ型領域２０とワード
線を構成する導体層２５でスイッチング用のＭＯＳＦＥ
Ｔが構成され、第１通電電極はビット線を構成する導体
層２７に接続され、第２通ｔｔ極は溝内側壁の絶縁膜１
９の一部を除去して電荷蓄積領域に接続されている。
ＩＶＥＣセルの主な特徴は、セル間干渉が生じず、浅い
溝深さで大きなセル容量が得られ、ソフトエラー率が小
さく、素子分離領域が不要であることにある。
溝深さで大きなセル容量が得られ、ソフトエラー率が小
さく、素子分離領域が不要であることにある。
ところが、ＩＶＥＣセルは外周に沿って半導体基板表面
に溝を形成しているために、セル当り１つのビット線コ
ンタクトを形成しなければならず、セル面積の微小化に
対して大きな障害になっている。また電荷蓄積領域を構
成する導体８１３が高電位の場合に、溝側面の半導体界
面が反転状態になりやすい、するとスイッチング用ＭＯ
５ＦＥＴにリーク電流が流れて情報保持特性が悪化して
しまう。
に溝を形成しているために、セル当り１つのビット線コ
ンタクトを形成しなければならず、セル面積の微小化に
対して大きな障害になっている。また電荷蓄積領域を構
成する導体８１３が高電位の場合に、溝側面の半導体界
面が反転状態になりやすい、するとスイッチング用ＭＯ
５ＦＥＴにリーク電流が流れて情報保持特性が悪化して
しまう。
そこで本発明の目的は、このような従来の欠点を除去せ
しめて、セル間干渉が生じず、浅い溝深きで大きなセル
容量が得られ、ソフトエラー率が小さく、素子分離領域
が不要であり、しかも２つのセル当たり１つのビット線
フンタクトしか必要とせず、情報保持特性が良好な半導
体メモリセルを提供することにある。
しめて、セル間干渉が生じず、浅い溝深きで大きなセル
容量が得られ、ソフトエラー率が小さく、素子分離領域
が不要であり、しかも２つのセル当たり１つのビット線
フンタクトしか必要とせず、情報保持特性が良好な半導
体メモリセルを提供することにある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する半導体
メモリセルは、外周に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置した電荷蓄積領域と、前
記溝内に前記電荷蓄積領域に対して絶縁膜を介して配置
したセルプレートと、半導体基板上または絶縁膜上に成
長させた半導体層に形成したＦＥＴとからなり、ビット
線に接続される前記ＦＥＴの一方の通電電極はすべて絶
縁膜上に位置し、かつその少なくとも一部が前記溝の上
に位置し、前記ＦＥＴの基板領域が薄い絶縁膜上に位置
し、前記薄い絶縁膜の下の半導体基板または半導体層に
一定の電圧が供給きれることを特徴とする。
メモリセルは、外周に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置した電荷蓄積領域と、前
記溝内に前記電荷蓄積領域に対して絶縁膜を介して配置
したセルプレートと、半導体基板上または絶縁膜上に成
長させた半導体層に形成したＦＥＴとからなり、ビット
線に接続される前記ＦＥＴの一方の通電電極はすべて絶
縁膜上に位置し、かつその少なくとも一部が前記溝の上
に位置し、前記ＦＥＴの基板領域が薄い絶縁膜上に位置
し、前記薄い絶縁膜の下の半導体基板または半導体層に
一定の電圧が供給きれることを特徴とする。
（実施例）
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図（、）は本発明の一実施例のビット線方向の断面
図、同図（ｂ）は同図（ａ）のＡ−Ａ’において切り出
したワード線方向の断面図である。なお第１図にはフォ
ールディラド・ビット線構成に対応した実施例を示して
いる。
図、同図（ｂ）は同図（ａ）のＡ−Ａ’において切り出
したワード線方向の断面図である。なお第１図にはフォ
ールディラド・ビット線構成に対応した実施例を示して
いる。
１１はＰ型基板であり、１２はＰ型領域である。導体Ｊ
１１３は溝内側壁に絶縁膜１９を介して配置されており
、電荷蓄積領域を構成し、セルの外周に沿って一周して
いる。導体層１４は電荷蓄積領域に対して絶縁膜１９を
介して配置されており、セルプレートを構成し、一定電
位が供給されている。またＰ型基板１１の不純物濃度を
高くすることで、Ｐ型基板にもセルプレートの役割を持
たせることができる。導体Ｍ１５．１６，１７．１８は
隣りのセルの電荷蓄積領域を構成する。Ｎ型領域２０は
ＦＥＴの第２通電電極と電荷蓄積領域を電気的に接続さ
せる接続部を構成する。Ｐ型領域２１はスイッチング用
ＦＥＴのバックゲートの働きをする領域で、Ｐ型領域１
２よりも不純物濃度が高く、Ｐ型領域１２を介してＰ型
基板１１に電気的に接続されている。Ｐ型領域２２はＦ
ＥＴの基板領域を構成している。Ｎ型領域２３はＦＥＴ
の第１通電電極を構成している。Ｎ型領域２４はＦＥＴ
の第２通′ｗＬ′ＷＬ極を構成し、Ｎ型領域２０を介し
て電荷蓄積領域に接続されている。ここでＰ型領域２２
、Ｎ型領域２３、Ｎ型領域２４は半導体基板あるいは絶
縁膜上に成長させた半導体層に形成する。
１１３は溝内側壁に絶縁膜１９を介して配置されており
、電荷蓄積領域を構成し、セルの外周に沿って一周して
いる。導体層１４は電荷蓄積領域に対して絶縁膜１９を
介して配置されており、セルプレートを構成し、一定電
位が供給されている。またＰ型基板１１の不純物濃度を
高くすることで、Ｐ型基板にもセルプレートの役割を持
たせることができる。導体Ｍ１５．１６，１７．１８は
隣りのセルの電荷蓄積領域を構成する。Ｎ型領域２０は
ＦＥＴの第２通電電極と電荷蓄積領域を電気的に接続さ
せる接続部を構成する。Ｐ型領域２１はスイッチング用
ＦＥＴのバックゲートの働きをする領域で、Ｐ型領域１
２よりも不純物濃度が高く、Ｐ型領域１２を介してＰ型
基板１１に電気的に接続されている。Ｐ型領域２２はＦ
ＥＴの基板領域を構成している。Ｎ型領域２３はＦＥＴ
の第１通電電極を構成している。Ｎ型領域２４はＦＥＴ
の第２通′ｗＬ′ＷＬ極を構成し、Ｎ型領域２０を介し
て電荷蓄積領域に接続されている。ここでＰ型領域２２
、Ｎ型領域２３、Ｎ型領域２４は半導体基板あるいは絶
縁膜上に成長させた半導体層に形成する。
導体Ｍ１２５はＦＥ’ｌ’のゲート１極を構成し、ワー
ド線配線も兼ねる。導体層２６は隣りのセルをアクセス
するためのワード線配線である。導体ＪＩ２７はビット
線を構成し、ＦＥＴの第１通’を電極に接続される。２
８．２９は絶縁膜である。
ド線配線も兼ねる。導体層２６は隣りのセルをアクセス
するためのワード線配線である。導体ＪＩ２７はビット
線を構成し、ＦＥＴの第１通’を電極に接続される。２
８．２９は絶縁膜である。
本発明の半導体メモリセルの動作方法はＩＶＥＣセルと
同様であり、通常の１トランジスター１キャパシタ型メ
モリセルと同様である。
同様であり、通常の１トランジスター１キャパシタ型メ
モリセルと同様である。
以上説明の便宜上ＦＥＴにＮ型チャネルＭＯ５ＦＥ’ｒ
を使用した実施例について説明したが、本発明は他のＦ
ＥＴを用いた場合にも適用できる。またＦＥ’ｆはエピ
タキシャル成長させた半導体層だけでなく、多結晶半導
体】や、それを適当な方法で処理したものや、さらに適
当な方法で単結晶化きせたものなど、さまざまな半導体
層に形成することができる。
を使用した実施例について説明したが、本発明は他のＦ
ＥＴを用いた場合にも適用できる。またＦＥ’ｆはエピ
タキシャル成長させた半導体層だけでなく、多結晶半導
体】や、それを適当な方法で処理したものや、さらに適
当な方法で単結晶化きせたものなど、さまざまな半導体
層に形成することができる。
（発明の効果）
本発明の半導体メモリセルは、セル間干渉が生じず、浅
い溝深さで大きなセル容量が得られ、ソフトエラー率が
小きく、素子分離領域が不要である。しかもビット線コ
ンタクトを溝の上に形成できるのでビット線コンタクト
を隣りのセルと共通にでき、セル面積の微少化ができる
。またスイッチング用ＦＥＴは重荷蓄積領域よりも上に
位置しているため、重荷蓄積領域の電位によってスイッ
チング用ＦＥｒにリーク電流が流れる危険性はなく、情
報保持特性が悪化することはない。許らに絶縁膜上に形
成したスイッチング用ＦＥ工は薄い絶縁膜を介して一定
電圧が供給されているバックゲートが存在するため、バ
ックチャネルによるリーク電圧の危険性がなく安定に動
作する。このように本発明の効果は非常に大きい。
い溝深さで大きなセル容量が得られ、ソフトエラー率が
小きく、素子分離領域が不要である。しかもビット線コ
ンタクトを溝の上に形成できるのでビット線コンタクト
を隣りのセルと共通にでき、セル面積の微少化ができる
。またスイッチング用ＦＥＴは重荷蓄積領域よりも上に
位置しているため、重荷蓄積領域の電位によってスイッ
チング用ＦＥｒにリーク電流が流れる危険性はなく、情
報保持特性が悪化することはない。許らに絶縁膜上に形
成したスイッチング用ＦＥ工は薄い絶縁膜を介して一定
電圧が供給されているバックゲートが存在するため、バ
ックチャネルによるリーク電圧の危険性がなく安定に動
作する。このように本発明の効果は非常に大きい。
第１図（、）は本発明の一実施例のビットａ方向の断面
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’において切
り出したワード線方向の断面図、第２図（、）はＩＶＥ
Ｃセルのビット線方向の断面図、第２図（ｂ）は第２図
（ａ）のＡ−Ａ’において切り出したワード線方向の断
面図である。
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’において切
り出したワード線方向の断面図、第２図（、）はＩＶＥ
Ｃセルのビット線方向の断面図、第２図（ｂ）は第２図
（ａ）のＡ−Ａ’において切り出したワード線方向の断
面図である。
Claims (2)
- （１）外周に沿って半導体基板表面に形成した溝内側壁
に絶縁膜を介して配置した電荷蓄積領域と、前記溝内に
前記電荷蓄積領域に対して絶縁膜を介して配置したセル
プレートと、半導体基板上または絶縁膜上に成長させた
半導体層に形成したＦＥＴとからなり、ビット線に接続
される前記ＦＥＴの一方の通電電極はすべて絶縁膜上に
位置し、かつその少なくとも一部が前記溝の上に位置し
、前記ＦＥＴの基板領域が薄い絶縁膜上に位置し、前記
薄い絶縁膜の下の半導体基板または半導体層に一定の電
圧が供給されることを特徴とする半導体メモリセル。 - （２）前記薄い絶縁膜の厚さが５０ナノメートル以下で
あることを特徴とする特許請求の範囲第１項記載の半導
体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204897A JPS6360556A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204897A JPS6360556A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6360556A true JPS6360556A (ja) | 1988-03-16 |
Family
ID=16498208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204897A Pending JPS6360556A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6360556A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
| JPS6188554A (ja) * | 1984-10-08 | 1986-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリおよびその製造方法 |
-
1986
- 1986-08-29 JP JP61204897A patent/JPS6360556A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
| JPS6188554A (ja) * | 1984-10-08 | 1986-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5034341A (en) | Method of making a memory cell array structure | |
| JP3167457B2 (ja) | 半導体装置 | |
| JPH01102955A (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| US5047815A (en) | Semiconductor memory device having a trench-stacked capacitor | |
| JP2690242B2 (ja) | 半導体固定記憶装置 | |
| JPS6360556A (ja) | 半導体メモリセル | |
| EP0266572B1 (en) | Semiconductor memory device having a plurality of memory cells of single transistor type | |
| JPH0654801B2 (ja) | 半導体メモリセルおよびその製造方法 | |
| JP2802752B2 (ja) | 半導体デバイスの構造 | |
| JP2521928B2 (ja) | 半導体記憶装置 | |
| JPS6360554A (ja) | 半導体メモリセル | |
| JPS62259465A (ja) | 半導体装置 | |
| JPS63219154A (ja) | 半導体装置 | |
| JPS62298155A (ja) | 半導体メモリセル | |
| JPH0590539A (ja) | 半導体記憶装置 | |
| JPH0321103B2 (ja) | ||
| JPS60236260A (ja) | 半導体記憶装置 | |
| JPS6360555A (ja) | 半導体メモリセル | |
| JPS6151961A (ja) | 相補型ｍｏｓ半導体装置 | |
| JPH04239137A (ja) | 縦型電界効果トランジスタ | |
| JPH04162477A (ja) | 薄膜トランジスタ | |
| JP2595945B2 (ja) | 半導体記憶装置 | |
| JPS63307775A (ja) | キャパシタおよびその製造方法 | |
| JPS6360557A (ja) | 半導体メモリセル | |
| JPS61283164A (ja) | 半導体記憶装置 |