KR20040001904A - 반도체 장치 제조 방법 - Google Patents
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Abstract
통상 적용되고 있는 콘택홀 내의 베리어메탈 또는 텅스텐 플러그를 씨드층으로 사용하여 ECD법으로 스트리지노드용 노블계 메탈을 형성하는 방법이 개시되어 있는 바, ECD 법으로 커패시터의 스토리지노드를 형성할 때 별도의 씨드층을 필요로하지 않아 공정이 단순화되며, 또한 스토리지노드의 프로파일 손실을 방지하여 커패시터의 정전용량 저하를 억제하는 뛰어난 효과가 있다.
Description
본 발명은 커패시터를 갖는 반도체 소자 제조 분야에 관한 것으로, 더욱 상세하게는 ECD법을 이용한 커패시터의 스토리지노드(storage node) 형성 방법에 관한 것이다.
반도체 소자에서 커패시터의 정전용량은 아래 수학식1과 같이 표현된다. 즉, 커패시터의 정전용량 C는 스토리지노드 표면적 A과 유전체의 유전율 ε에 비례하는 값을 나타낸다.
따라서, 극단적으로 미세화되어 가는 반도체 소자의 제조 공정에 있어, 반도체소자가 적절히 작동하기 위한 일정량 이상의 커패시터를 확보하기 위해서는 스토리지노드의 모양을 3차원 형상으로 형성하여 표면적을 증가시키거나, 높은 유전율을 갖는 BST 등과 같은 고유전체 물질을 사용하여 정전용량을 확보하는 방법이 연구되고 있다.
그러나, 3차원 형상의 스토리지노드를 제조하기 위해서는 복잡한 공정이 요구되므로 제조 원가의 상승과 공정 증가에 따른 수율 하락의 문제가 있다. 또한, BST 고유전체를 사용하는 경우 산화저항성이 큰 Pt, Ru 등의 노블계 메탈을 스토리지노드로 사용해야 하는데, 이런 물질은 매우 안정하여 식각 공정이 매우 어렵고, 주로 스퍼터링에 의한 식각을 진행하므로 수직 프로파일을 얻기어렵다는 등의 문제가 발생하고 있다.
이러한 문제를 해결하기 위한 방법으로, 스토리지노드 패턴 형성용 희생막을형성한 다음 노블계 메탈을 ECD(electro chemical deposition) 방법으로 형성하는 기술이 연구되고 있다.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자 제조 공정의 흐름을 보여주는 공정 단면도이다.
도 1a를 참조하면, 트랜지스터(도시하지 않음) 형성이 완료된 반도체 기판(10)을 덮는 층간절연막(12)을 선택적으로 식각하여 트랜지스터의 소오스/드레인(11)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 폴리실리콘막(13)을 증착하고 콘택홀 입구 부분의 폴리실리콘막 일부를 제거한다.
이어서, 베리어 메탈인 Ti/TiN을 증착한 후, 열공정을 실시하고 화학기계적연마(CMP; chemical mechanicalpolishing) 공정을 실시하여 평탄화시킴으로써 콘택홀 내부에 폴리실리콘(13), TiSi2(14) 및 TiN(15)이 적층된 플러그(13, 14, 15)를 형성한다. Ti는 열공정시 폴리실리콘과 반응하여 TiSi2(14)가 된다.
이어서 도 1b에 보이는 바와 같이, 화학기상증착법chemical vapor deposition), ALD(atomic layer deposition)법 또는 물리기상증착법(physical vapor deposition) 등으로 전체 구조 상에 씨드층(seed layer)(16)을 형성한다. 상기 씨드층(16)은 Pt, Ru 등의 노블계 메탈로서, 이후에 스토리지노드용 노블계 메탈의 ECD시에 씨드층이 되는 것이다.
이어서, 도 1c에 도시한 바와 같이, 상기 씨드층(16) 상에 희생막(17)을 형성하고, 희생막(17)을 선택적으로 식각하여 플러그와 접하는 씨드층(16) 부분을 노출시키는 개구부를 형성한다.
이어서 도 1d에 도시한 바와 같이, ECD법으로 Pt, Ir 또는 Ru 등의 스토리지 노드용 노블계 메탈을 증착하여 개구부 내에 스트지지노드(18)를 형성한다.
이어서, 도 1e에 도시된 바와 같이, 습식식각 또는 건식식각 방법으로 희생산화막(17)을 제거하고, 드러난 씨드층(16)을 식각하여 스토리지노드의 분리를 수행한다.
이후, 유전체와 플레이트용 도전층을 적층하면 커패시터 제조가 완료된다.
상기한 종래기술의 문제점을 살피면, 도 1c에 도시된 바와 같이 개구부를 형성하기 위한 희생막(17)의 식각시 씨드층(16)의 스퍼터링에 의해 희생막의 측벽(side wall)에 씨드층의 원자를 포함하는 펜스(fence)(16a)가 형성되게 된다. 펜스(16a)는 ECD법에 의한 스토리지노드용 노블계 메탈의 형성시 스토리지노드의 프로파일(profile) 및 증착률의 유리차를 확대시킴으로 커패시터의 정전용량의 저하를 가져오게 되고 이는 소자의 신뢰성 확보를 어렵게 만든다.
또한, 종래기술에서는 스토리지노드의 분리를 위하여 씨드층(16)을 식각하고 있는데(도 1e 참조), 이때 스토리지노드(18)도 손실을 입게되어 경사진 프로파일을 가지게 되는 문제점도 가지게 된다.
본 발명은 ECD 법으로 커패시터의 스토리지노드를 형성할때 별도의 씨드층을 필요로하지 않아 공정이 단순화된 반도체 소자 제조 방법을 제공하는데 그 목적이있다.
본 발명의 다른 목적은 스토리지노드의 프로파일 손실을 방지하여 커패시터의 정전용량 저하를 억제하는 반도체소자 제조 방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자 제조 공정의 흐름을 보여주는 공정 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자 제조 공정의 흐름을 보여주는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 반도체기판 21 : 소오스/드레인
22 : 층간절연막 23 : 식각정지막
24 : 폴리실리콘 25 : TiSi2
26 : TiN 27 : 희생막
28 : 스토리지노드
상기 목적을 달성하기 위한 본 발명의 일특징적인 반도체 소자 제조 방법은, 기판에 커패시터 콘택홀을 형성하는 단계; 최상부층에 베리어메탈을 가지는 콘택매개물을 상기 콘택홀 내에 형성하는 단계; 희생막을 증착하고 상기 희생막을 선택적으로 식각하여 상기 베리어메탈이 드러나는 개구부를 형성하는 단계; 및 상기 개구부 내에 상기 베리어메탈을 씨드층으로한 ECD법으로 스트리지노용 노블계메탈을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다
또한, 본 발명의 다른 특징적인 반도체 소자 제조 방법은, 기판에 커패시터 콘택홀을 형성하는 단계; 상기 콘택홀 내에 텅스텐 플러그를 형성하는 단계; 희생막을 증착하고 상기 희생막을 선택적으로 식각하여 상기 텅스텐이 드러나는 개구부를 형성하는 단계; 및 상기 개구부 내에 상기 텅스텐을 씨드층으로 한 ECD법으로 스트리지노드용 노블계메탈을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 반도체소자 제조 공정의 흐름을 보여주는 공정 단면도이다.
도 2a를 참조하면, 소오스/드레인(21)을 포함하는 트랜지스터(도시하지 않음) 형성이 완료된 반도체 기판(20) 상에 층간절연막(22)과 식각정지막(23)을 차례로 형성한 다음, 커패시터 콘택 마스크를 사용하여 식각정지막(23)과 층간절연막(22)을 식각하므로서 소오스/드레인(21)을 노출시키는 콘택홀을 형성한다.
층간절연막(22)는 산화물이 주로 이용되는 바, 후속 공정에서 희생막(주로 산화물 이용함)의 식각시 층간절연막이 손실되는 것을 방지하기 위하여 식각정지막(23)이 적용되었으나, 그 생략이 가능하다.
이어서, 콘택홀 내에 통상의 방법으로 콘택매개물(200)을 형성하는 바, 콘택매개물(200)은 도면에 도시된 바와 같은 플러그 폴리실리콘(24)과 TiSi2(25)/TiN(26)의 베리어메탈이 적층된 구조가 적용 가능하고, 텅스텐 단일 물질로도 적용 가능하다.
이어서, 도 2b에 보이는 바와 같이, 희생막(27)을 증착하고 스토리지노드 마스크를 사용하여 희생막(27)을 선택적으로 식각하여 TiN(26)이 드러나는 개구부를 형성한다.
이때, 희생막(27)의 식각시 드러나는 TiN(26)의 특성 열화가 억제되어야 TiN(26)이 스토리지노드용 노블계 메탈의 ECD에서 씨드층으로 사용되는 것이 용이하다.
따라서, 희생막(27)은 통상 산화물이 사용되는 바, 그의 선택 식각에서 TiN(26)의 특성 열화방지를 위하여 수소가 없는 에천트(etchant)를 사용하는 것이 바람직하다. 예컨대 CF4, C4F8, C5F8, C4F6등의 플로린 계열의 주 식각가스와, O2및 Ar 가스를 에천트로 사용한다. O2는 희생막의 식각시 그 프로파일을 제어하는 용도로 이용되는 것이며, Ar은 플라즈마를 위한 비활성가스로서 He, Ne, Xe를 대신에 사용하는 것이 가능하다.
또한, 희생막(27)의 선택 식각에서 TiN(26)의 특성 열화방지를 위하여 2단계 식각 공정을 사용하는 것이 바람직한 바, 1단계 식각은 희생막(27)을 주로 식각하는 단계로서 희생막의 식각률 등을 감안한 식각 조건(recipe)을 사용하고, 2단계 식각은 TiN(26)이 드러날때의 오버 에치(over etch) 단계로서 TiN(26)의 특성 열화 방지에 역점을 두고 식각 조건을 설정한다. 2단계 식각은 TiN에 대한 식각선택비를 높이기 위하여 30-100mTorr의 압력과, 낮은 바이어스 파워인 70-250W의 공정 조건에서 디커플 소스(Decoupled Source)를 이용한다.
아울러, 상기한 건식식각 이후에 드러난 TiN(26)의 특성을 향상을 위하여 오직 O2분위기의 고온에서 TiN(26)의 표면을 산화시키고 이후 습식 세정으로 다시 TiN(26)의 표면의 산화물을 제거하는 통상의 희생 산화 공정을 사용하면 더욱 좋다.
이어서 도 1c에 도시한 바와 같이, ECD법으로 Pt, Ir 또는 Ru 등의 스토리지노드용 노블계 메탈을 증착하여 개구부 내에 스트지지노드(18)를 형성하고 희생막(27)을 제거한다.
이후, 유전체와 플레이트용 도전층을 적층하면 커패시터 제조가 완료된다.
본 발명의 실시예에서, 베리어메탈과 씨드층으로 TiN이 설명되었으나, TiN 대신에 TiAlN, TiSiN, Ta, TaN, TaAlN 또는 TaAlN을 사용하는 것이 가능하다. 또한 본 발명은 BST 고유전체 커패시터를 가지는 DRAM 소자는 물론 SrBi2Ta2O9(SBT)와 Pb(Zr,Ti)O3(PZT) 등의 강유전체를 적용하는 FeRAM(ferroelectric random access memory) 소자에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 통상 적용되고 있는 콘택홀 내의 베리어메탈 또는 텅스텐 플러그를 씨드층으로 사용하여 ECD법으로 스트리지노드용 노블계 메탈을 형성하는 방법을 제공하고 있는 바, ECD 법으로 커패시터의 스토리지노드를 형성할 때 별도의 씨드층을 필요로하지 않아 공정이 단순화되며, 또한 스토리지노드의 프로파일 손실을 방지하여 커패시터의 정전용량 저하를 억제하는 뛰어나 효과가 있다.
Claims (10)
- 기판에 커패시터 콘택홀을 형성하는 단계;최상부층에 베리어메탈을 가지는 콘택매개물을 상기 콘택홀 내에 형성하는 단계;희생막을 증착하고 상기 희생막을 선택적으로 식각하여 상기 베리어메탈이 드러나는 개구부를 형성하는 단계; 및상기 개구부 내에 상기 베리어메탈을 씨드층으로한 ECD법으로 스트리지노드용 노블계메탈을 형성하는 단계를 포함하여 이루어진 반도체 소자 제조 방법.
- 제1항에 있어서,상기 ECD법으로 스트리지노드용 노블계메탈을 형성하기전에 상기 드러난 베리어 메탈의 표면에 희생 산화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항 또는 제2항에 있어서,상기 희생막은 산화물이고 상기 베리어메탈은 TiN 임을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서,상기 희생막의 선택 식각에서 상기 TiN의 특성 열화방지를 위하여 수소가 없는 에천트(etchant)를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서,상기 희생막의 선택 식각에서 상기 TiN의 특성 열화방지를 위하여 플로린 계열의 주 식각가스와, O2및 Ar 가스를 에천트로 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서,상기 희생막의 선택 식각은,상기 TiN의 특성 열화방지를 위하여 두단계 식각 공정을 사용하되, 제1단계 식각은 상기 희생막의 식각률을 감안한 식각 조건을 사용하고, 제2단계 식각은 상기 TiN이 드러날때에 TiN의 특성 열화 방지를 감안한 식각 조건을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제6항에 있어서,상기 제2단계 식각은, 상기 TiN에 대한 식각선택비를 높이기 위하여 30-100mTorr의 압력, 70-250W의 바이어스 파워 조건에서 디커플 소스(Decoupled Source)를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항 또는 제2항에 있어서,상기 베리어메탈은 TiAlN, TiSiN, Ta, TaN, TaAlN 또는 TaAlN으로부터 선택된 어느하나 임을 특징으로 하는 반도체소자 제조 방법.
- 기판에 커패시터 콘택홀을 형성하는 단계;상기 콘택홀 내에 텅스텐 플러그를 형성하는 단계;희생막을 증착하고 상기 희생막을 선택적으로 식각하여 상기 텅스텐이 드러나는 개구부를 형성하는 단계; 및상기 개구부 내에 상기 텅스텐을 씨드층으로 한 ECD법으로 스트리지노드용 노블계메탈을 형성하는 단계를 포함하여 이루어진 반도체 소자 제조 방법.
- 제9항에 있어서,상기 ECD법으로 스트리지노드용 노블계메탈을 형성하기전에 상기 드러난 텅스텐의 표면에 희생 산화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
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| KR1020020037238A KR20040001904A (ko) | 2002-06-29 | 2002-06-29 | 반도체 장치 제조 방법 |
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| KR20040001904A true KR20040001904A (ko) | 2004-01-07 |
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| KR (1) | KR20040001904A (ko) |
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2002
- 2002-06-29 KR KR1020020037238A patent/KR20040001904A/ko not_active Application Discontinuation
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