JP2004525525A - 水素防護層を備えた超小型電子構造体 - Google Patents
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Abstract
Description
本発明は、半導体技術の分野に属するものであり、水素防護層(水素バリア層)によって覆われた、水素感受性の(水素による損傷を受けやすい(wasserstoffempfindlichen))誘電体を備えた超小型電子構造体(超小型電子構造、Mikroelektronische Struktur)、および当該超小型電子構造体の製造方法に関するものである。
【0002】
多くの超小型電子構造体に、水素による損傷を受けやすい、誘電層または強誘電層が用いられているが、例えば、金属酸化物を含んだ強誘電層を用いる場合、その分極率が下がり、それによって強誘電層の機能は制限されてしまう。
【0003】
しかし、半導体製品を超小型電子構造体の形状に製造する際に水素の影響を阻止することは、ほぼ不可能である。例えば、金属被覆およびトランジスタの調製には、アニーリング工程が成形ガス(Formiergas)(95% N2、5% H2)の中で(in)行われる必要がある。さらに、複数の層(例えば、タングステンおよび窒化シリコン)を、水素を含んだ雰囲気下で蒸着する。また、強誘電層を用いると、水素の影響を受けて電気特性が明らかに悪化し、特に、漏れ電流が増し、短絡が生じ、分極が低下する。さらに、強誘電層をメモリーキャパシタのキャパシタ誘電体として使用する場合、水素の影響を受けて強誘電層の接着力も低下し、したがって、メモリーキャパシタが基板上に配置されてしまう。
【0004】
水素感受性の(水素による損傷を受けやすい)層への水素の影響を低減するために、いわゆる水素防護層を水素感受性の層の上に形成することによって、水素を含んだ雰囲気下で行われる次のプロセス工程の間、水素感受性の層を保護することが提示されてきた。つまり、メモリーキャパシタを用いた場合、通常、キャパシタモジュールを水素防護層(封入成形バリア層(encapsulation barrier layer)、EBL)によって覆うということである。
【0005】
例えば、DE 199 04 379 A1には、不動態化層およびその後に形成される水素防護層によってメモリーキャパシタの上部電極を覆う技術について開示されている。ここでは、この不動態化層は、この層の蒸着に必要な金属を含んだ上部電極によって、アンモニアによる接触分解を防止するためのものである。アンモニアの接触分解によって、水素が直接放出されてしまい、上部電極が被覆されていない場合、水素は上部電極を貫いてキャパシタ誘電体まで拡散してしまうのである。しかし、この不動態化層は、アンモニアの接触分解を大幅に防止することができるが、これ以外の点では、蒸着反応によって放出される水素からキャパシタ誘電体を十分に保護できないことが、明らかになっている。
【0006】
同様に、水素防護層を、キャパシタモジュールの上に直接形成すること、特に強誘電層によって覆われていないキャパシタ電極の周辺領域上に形成する技術が、EP 0 513 894 A2に開示されている。この水素防護層が電気的に導電性の材料から構成されている場合、EP 0 513 894 A2に記載されているように、水素防護層とキャパシタモジュールとの間に絶縁層を備える必要がある。
【0007】
これに対して、US 6,027,947では、この水素拡散の問題を、強誘電体を用いて上部キャパシタ電極を封入することによって低減している。
【0008】
さらに、水素防護層を蒸着する間に水素によって強誘電層が損傷されてしまう危険と共に、続く層(例えば水素拡散障壁、酸化物層)を蒸着する間に用いられるプラズマによるダメージも考えられる。さらに、特に、キャパシタ電極が帯電してしまい、その結果として強誘電層が損傷してしまうという問題点もある。
【0009】
そこで、本発明は、これらの損傷を十分に防止する、超小型電子構造体を提示することを目的としている。
【0010】
本発明の目的は、水素感受性の(水素による損傷を受けやすい)誘電体と水素防護層との間に少なくとも1つの中間酸化物を配置し、この中間酸化物の厚さが、水素による損傷を受けやすい誘電体の厚さの少なくとも5倍である、超小型電子構造体を用いて達成することができる。
【0011】
また、本発明では、この中間酸化物の厚さは、最も薄いもので水素による損傷を受けやすい誘電体の厚さの5倍であり、好ましくは10倍である。さらに、水素防護層は、水素による損傷を受けやすい誘電体の上に直接配置されておらず(つまりそのすぐ近くに位置しており)、少なくとも中間酸化物によってこの誘電体から隔てられている(距離をおいて設けられている)。この中間酸化物は比較的厚いので、水素防護層を蒸着する間に発生する水素は、水素感受性の誘電体まで拡散しない。この中間酸化物は、拡散した水素の比較的多くの部分を吸収する。中間酸化物の吸収力は、その厚さに応じて増す。したがって、中間酸化物が、水素感受性の層の厚さの5倍よりもかなり厚いことが、好ましい。
【0012】
同時に、中間酸化物は、その上に金属被覆層を配置し、かつ、中間酸化物の下に位置する機能素子と金属被覆層とを接続する接触穴を中間酸化物中に形成するような、合金誘電体の機能を有していることが好ましい。これらの接触穴には、導電性材料を充填することが好ましい。したがって、水素防護層を、水素感受性の誘電体の領域ではなく、中間酸化物の上の領域に配置することが好ましい。中間酸化物は同時に合金誘電体の機能を有しているので、基本的に超小型電子構造体に合金誘電体が備えられている場合は、冒頭に記載した従来技術において必要とされているような付加的な層を蒸着しなくてもよい。次に、このことを、半導体素子のメモリーセルの強誘電性キャパシタを例にとって詳述する。
強誘電性キャパシタを、通常、キャパシタと実際の(eigentlichen)基板とを分かつ絶縁層の上に配置する。このキャパシタは、ここでは、下部・上部電極、および、その間に位置する強誘電性誘電体から構成されている。下部電極を、絶縁層の中に形成された導電性結合部を介して、半導体基板と接続する。これに対して、上部電極を、キャパシタを平坦に被覆する合金誘電体の上に配置された金属被覆と、電気的に導電するように接続する。この金属被覆と上部電極との間の接続を、導電性材料が充填された接触穴を介して行う。
【0013】
また、本発明では、中間酸化物としても用いられるこのような合金誘電体の上に、水素防護層を形成する。この結果、この水素防護層は、従来技術のように合金誘電体の下ではなく、その上に配置される。この利点は、一方では、中間酸化物の水素の吸収率が上昇する点にあり、他方では、この膜が、プラズマに起因する損傷から強誘電層をより保護できる点にある。特に、合金誘電体または中間酸化物の厚さが十分にあるので、強誘電体を水素から十分に保護することができる。さらに、この合金誘電体または中間酸化物が存在することによって、水素防護層をプラズマ蒸着する間、キャパシタ電極は帯電しない。
【0014】
他の利点は、本発明の超小型電子構造体において、中間酸化物の蒸着後に、いわゆる回復アニール(Recovery-Anneal)を実行することにより、水素防護層の蒸着前に発生してしまう、水素による損傷を受けやすい層における損傷を取り除くことができるという点にある。このようにしてアニーリングされた水素による損傷を受けやすい層を、続く水素防護層の蒸着中に、比較的厚い中間酸化物によって保護することができる。
【0015】
また、中間酸化物が、TEOS方法またはSOG(スピンオングラス)方法を用いて形成される酸化シリコン層であることが好ましい。これらの方法の利点は、それらがアンモニアを含まない雰囲気下で実行されるという点にある。つまり、例えば、TEOS方法は、オゾンを活性化する(ozonaktiviert)ことによってのみ実行することができる。他の利点は、中間酸化物によって超小型電子構造体の表面を平坦化する点にある。この平坦化によって、次のプロセス工程が行いやすくなる。したがって、中間酸化物は、平坦化された層であることが好ましい。
【0016】
また、水素防護層は、接触穴の側壁をも覆っていることが好ましく、これによって、水素が中間酸化物の側面から侵入することを防止できる。水素防護層は、絶縁性の材料から構成されていてもよいし、電気的に導電性の材料から構成されていてもよい。電気的に導電性の材料を使用する場合、この材料が絶縁層によって覆われることによって、全ての金属被覆の短絡をも防止することが好ましい。電気的に導電性の材料からなる水素防護層に対する電気的絶縁性をさらに改善するために、水素防護層を、接触穴の縁から離す(zurueckgezogen)ことができる。
【0017】
水素感受性の誘電体は、常誘電体(Paraelektrikum)または強誘電体を形成する、金属酸化物を含んだ層であることが好ましい。この金属酸化物を含んだ層の一般式は、ここでは、ABOXであることが好ましい。このとき、Aは、バリウム(Ba)、ストロンチウム(Sr)、ビスマス(Bi)、鉛(Pb)、ジルコニア(Zr)、ランタン(La)、ニオブ(Nb)、カリウム(K)、または、カルシウム(Ca)からなる群より選択される少なくとも1つの金属、Bは、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、または、ルテニウム(Ru)、Oは酸素(O)を示している。
【0018】
さらに、水素感受性の誘電体がキャパシタ誘電体として用いられ、金属を含んだ2つの電極間に配置されているとき、2つの電極のうちの1つが、水素感受性の誘電体と中間酸化物との間に配置されていることが好ましい。キャパシタ電極は、ここでは、プラチナ(Pt)、ルテニウム(Ru)、レニウム(Re)、ロジウム(Rh)、パラジウム(Pa)、イリジウム(Ir)、酸化イリジウム、酸化ルテニウム、ストロンチウム酸化ルテニウム(Strontium Rutheniumoxid)、または、これらの材料の合金からなることが好ましい。
【0019】
中間酸化物の厚さは、超小型電子構造体を製造する際の構造寸法の影響を強く受ける。構造寸法(最小に達成可能な(minimal erreichbare)リソグラフィー分解能)が小さければ小さいほど、通常、個々の機能層の層厚は薄くなる。ダイナミック半導体メモリーの場合、このことは、メモリーキャパシタが常に最小充電(Mindestladung)を記憶している必要があるかどうかによる。また、構造を縮小し、それによって表面積を低減する技術は、キャパシタ誘電体の層厚を薄くすることによってのみ達成できる。構造を縮小すると、通常、基本的には、他の全ての層も薄くする必要がある。近年の構造寸法は0.25〜0.17μmであり、この場合の中間酸化物の層厚は200nmより厚い。さらには、中間酸化物は400nmよりも厚いことが好ましい。中間酸化物を厚く形成すればするほど、その保護効果は高くなる。また、将来的な構造寸法は0.1μmおよびそれ以下であり、この場合の中間酸化物の層厚は200nmよりも薄い。なぜなら、水素防護層自体もより薄く形成することにより、水素を含んだ雰囲気下での蒸着時間を縮小することができるからである。
【0020】
また、他の利点は、水素感受性の誘電体が、厚い中間酸化物と水素拡散障壁との保護効果によって、成形ガスアニール(Formiergas-Anneal)後にも変わらず(gleichbleibend)接着されているという点にある。各層の剥離は観察されていない。さらに、この厚い中間酸化物は、その下に位置する水素感受性の誘電体を、例えば、衝突する(auftreffende)イオンによって引き起こされるプラズマ蒸着プロセスの力学的作用(mechanischen Auswirkungen)からも保護することができる。
【0021】
さらに、本発明の目的は、水素感受性の誘電体をより一層保護する、水素感受性の誘電体を備えた超小型電子構造体の製造方法を提示することにある。この目的を、以下の工程を有する、水素防護層によって覆われている、水素感受性の誘電体を備えた超小型電子構造体の製造方法によって、達成する。
【0022】
すなわち、本発明に係る製造方法における工程とは、
水素感受性の誘電体を基板上に形成し、
水素感受性の誘電体の上に、少なくとも1つの中間酸化物を、水素感受性の誘電体の少なくとも5倍の厚さに形成し、
この中間酸化物を、水素防護層によって覆う、という工程である。
【0023】
この中間酸化物を、スピンオングラスまたはTEOS方法を用いて形成することが好ましい。さらに、中間酸化物に水素防護層を塗布した後で接触穴をエッチングし、その側壁を絶縁層によって覆うことが好ましい。この絶縁層は、ここでは、水素防護層と同じ材料から構成されていてもよく、この結果、これらの層はともに、水素防護層の機能を有することになる。また、これに対して、水素防護層が、導電性の材料から構成されていてもよく、この場合、水素防護層は、絶縁層によって覆われている必要がある。
【0024】
また、上記絶縁層を、原則的に、2つの部分層から形成できる。第1の部分層を、接触穴をエッチングする前に、中間酸化物または水素防護層の上に形成し、第2の部分層を、接触穴をエッチングした後、中間酸化物の上に均一に形成する。続いて、この第2の部分層を、接触穴の側壁に沿って(側壁を覆うように)端板(Randstege)を形成するために異方的に(異方性に、anisotrop)エッチバックする。この場合、絶縁層とは、中間酸化物または水素防護層の表面に位置する第1の部分層、および、接触穴の側壁に沿うように(側壁を覆うように)第2の部分層である。この絶縁層は、窒化シリコンからなることが好ましい。
【0025】
次に、本発明を、図面に示した実施例に沿って詳述する。図1は、本発明の超小型電子構造体を示す図である。図2A〜図2Cは、本発明の超小型電子構造体を製造するための各方法工程を示す図である。図3は、接触穴の縁から離れた水素防護層と絶縁層とを備えた本発明の超小型電子構造体を示す図である。図4は、金属被覆が形成されている本発明の超小型電子構造体を示す図である。
【0026】
図1に、接触穴4を有する絶縁層6によって覆われている、半導体基板2を示す。絶縁基板6の上であって、かつ各接触穴4の上に、メモリーキャパシタの下部電極8がそれぞれ位置している。ここでは、これらの電極8は、金属電極10、および、金属電極10と各接触穴4との間に位置する酸素バリア層12から構成されている。酸素バリア層12は、導電性材料が充填された接触穴4を介して半導体基板2へ酸素が拡散するのを防止するものである。また、接触穴4にポリシリコンが充填されている場合、この酸素バリア層がポリシリコンの酸化を防止するので、接触穴4を絶縁性酸化シリコン層によって覆う必要はない。この酸素バリア層を、多層に形成してもよい。酸素バリア層を形成するための適切な材料が、例えば、部分的に酸化された酸化イリジウムである。場合によっては、酸素バリア層と絶縁層6との間に接着剤層を配置してもよい。
【0027】
各下部電極8を強誘電層14および金属層の形状をした上部電極16によって覆う。強誘電層および金属層をそれぞれ均一に蒸着し、好ましくは異方性エッチング方法によって同じようにパターン化する。そして、このようにパターン化された金属層が、上部電極16となる。
【0028】
金属電極10および上部電極16は、遷移金属(例えば、プラチナ、または、パラジウム、イリジウム、レニウム、オスミウム、または、ルテニウム)から構成されることが好ましい。強誘電層14に適した材料は、ストロンチウム−ビスマス−タンタル酸塩(SBT,SrBi2Ta2O9)、ニオビウムをドープしたストロンチウム−ビスマス−タンタル酸塩(SBTN,SrBi2(Ta,Nb)2O9)、鉛−ジルコン−チタン酸塩(Pb(Zr,Ti)O3)、または、ビスマス−チタン酸塩(BTO,Bi4Ti3O12)であることが好ましい。強誘電層の代わりに、誘電率の高い(例えば、20よりも高い、好ましくは50よりも高い)常誘電層を使用してもよい。この層の材料は、例えば、バリウム−ストロンチウム−チタン酸塩(BST,(Ba,Sr)TiO3)である。上述の材料は、すべて、一般式ABOXの金属酸化物を含んだ材料である。
【0029】
これらの下部電極、強誘電層、および、上部電極が、ともに、メモリーキャパシタを構成している。これらのメモリーキャパシタは、平坦化された層(ここでは中間酸化物)18によって覆われている。この中間酸化物18を、水素およびプラズマの損傷を回避するために、例えばSOG方法またはオゾンを活性化するTEOS方法によって蒸着できる。SOG方法とは、プラズマ損傷も水素損傷も生じない低温方法のことである。SOG方法の他の利点は、表面の平坦化の度合いが高い点にある。また、オゾンを活性化するTEOS方法を、同様に、水素を含まない雰囲気下で実行する。中間酸化物を、水素を含んだ雰囲気下で蒸着するとしても、原則的には、どの酸化物も中間酸化物18の材料に適している。しかし、このような酸化物の酸素透過性が非常に高いので、酸素を含んだ雰囲気下での強誘電層中の水素による損傷を除去するために、中間酸化物の蒸着後に、回復アニールを実行することが好ましい。
【0030】
また、中間酸化物18は、上部電極16または半導体基板2まで延びる接触穴20を備えている。これらの接触穴は、絶縁層22によって覆われており、導電性材料24によって充填されている。また、絶縁層22は、中間酸化物18の表面をも覆っている。さらに、絶縁層22は水素防護層である。水素防護層として用いられる絶縁層22によって接触穴を覆うことによって、側面からの水素の侵入を回避することができる。この結果、例えば、通常の水素を含んだ雰囲気下で蒸着可能であるし、また、蒸着中に多量の水素を放出するタングステンを用いて接触穴20を充填することもできる。
【0031】
また、上記強誘電層の厚さは、50〜100nmであることが好ましい。これに対して、中間酸化物の厚さは、少なくとも300〜800nmである必要がある。これらの値は、例えば、構造幅が0.25μmである技術に用いられる。
水素拡散障壁として用いられる絶縁層22は、LP−CVD(低圧化学蒸着)方法を用いて蒸着される窒化シリコンからなることが好ましい。窒化シリコンは、ここでは、できるだけ化学量論的に(stoechiometrisch)存在していることが好ましい。
【0032】
次に、本発明の製造方法の各方法工程を詳述する。図2Aには、半導体基板2の上に中間酸化物18が備えられている図を示す。中間酸化物18の表面には、水素防護層が第1の部分層28の形状に配置されている。第1の部分層28および中間酸化物18は、ともに、パターン化されている。または、初めに第1の部分層28をエッチングし、次にパターン化された部分層28をマスクとして用いて中間酸化物18をエッチングしてもよい。エッチングすることによって、接触穴20を中間酸化物18に形成する。
【0033】
エッチングを行った後、特に接触穴20の側壁を覆う第2の部分層30を均一に塗布する。このプロセス工程の結果を図2Bに示す。
【0034】
続いて、第2の部分層30を異方的にエッチバックすることによって、接触穴の側壁に位置する端板だけを残す。次に、接触穴20に導電性材料24を充填する。こうして形成された構造を、図2Cに示す。第1の部分層28および第2の部分層30は、ともに、水素防護層22を構成する。水素防護層22を形成するためのこの2段階の方法によって、特に、水素防護層によって底部領域まで完全に中間酸化物18を覆うことができる。
【0035】
この水素防護層が電気的に導電性の材料からなる場合、絶縁層の短絡を回避するために、この層を覆う必要がある。この場合、中間酸化物18の上に、初めに水素防護層を、次に絶縁層を、好ましくは第1部分層の形状に形成する。続いて、絶縁層の第1の部分層、水素防護層、および、中間酸化物をエッチングし、第2の部分層を均一に蒸着して異方的にエッチバックする。なお、この方法工程は、図2A、図2Bに示した方法工程とは、絶縁層22として用いられる部分層28、30の下に水素防護層が位置しているという点において異なっている。
【0036】
これに関する構造を、図3に示す。この図では、導電性材料からなる水素拡散障壁26は、付加的に、接触穴20の縁から横に後退している(zurueckgesetzt)。これにより、導電性の水素拡散障壁を、接触穴に対してより一層絶縁できる。
【0037】
最後に、図4に、図3と同様に接触穴の縁から後退している、導電性材料からなる水素拡散障壁を示す。接触穴20の上部に、アルミニウム、銅、アルミニウム合金、または、銅合金からなることが好ましい金属被覆32を配置する。水素防護層26または絶縁層22が接触穴20の側面の縁まで、さらに接触穴20の中へ、突き出ている場合、金属被覆32をこれらの層の上部にも配置する。
【0038】
水素拡散障壁に適した材料としては、例えば、電気的に絶縁性の材料(例えば窒化シリコンおよびシリコン酸窒化物)、および、電気的に導電性の材料(例えば、TiN、TiSiN、TaN、TaSiN(参照:ドイツ特許出願100 56 295.7等))等を挙げることができる。
【図面の簡単な説明】
【0039】
【図1】本発明の超小型電子構造体を示す図である。
【図2A】本発明の超小型電子構造体を製造するための各方法工程を示す図である。
【図2B】本発明の超小型電子構造体を製造するための各方法工程を示す図である。
【図2C】本発明の超小型電子構造体を製造するための各方法工程を示す図である。
【図3】接触穴の縁から離れた水素防護層と、絶縁層とを備えた、本発明の超小型電子構造体を示す図である。
【図4】金属被覆が形成されている本発明の超小型電子構造体を示す図である。
【符号の説明】
【0040】
2 半導体基板
4 接触穴
6 絶縁層
8 下部電極
10 金属電極
12 酸素バリア層
14 強誘電層/常誘電層/金属酸化物を含む層
16 上部電極
18 中間酸化物
20 接触穴
22 絶縁層/水素防護層
24 導電性材料
26 水素防護層
28 第1部分層
30 第2部分層/端板(Randstege)
32 金属被覆
Claims (24)
- 水素防護層(22、26)によって覆われた、水素感受性の誘電体(14)を備えている超小型電子構造体において、
上記水素感受性の誘電体(14)と水素防護層(22、26)との間に、少なくとも1つの中間酸化物(18)が配置されており、
この中間酸化物の厚さが、水素感受性の誘電体(14)の厚さの少なくとも5倍であることを特徴とする、超小型電子構造体。 - 上記中間酸化物(18)中に、導電性材料(24)を充填した接触穴(20)が配置されていることを特徴とする、請求項1に記載の超小型電子構造体。
- 上記中間酸化物(18)が、スピンオングラスまたはTEOS層であることを特徴とする、請求項1または2に記載の超小型電子構造体。
- 上記水素防護層(22、26)が、電気的に絶縁性の材料から構成されていることを特徴とする、請求項1または2に記載の超小型電子構造体。
- 上記水素防護層(22、26)が、窒化シリコンから構成されていることを特徴とする、請求項4に記載の超小型電子構造体。
- 上記水素防護層(22)が、接触穴(20)の側壁を覆っていることを特徴とする、請求項4または5に記載の超小型電子構造体。
- 上記水素防護層(26)が、導電性の材料からなることを特徴とする、請求項1〜3のいずれか1項に記載の超小型電子構造体。
- 上記水素防護層(26)が、接触穴(20)の縁から離れて設けられていることを特徴とする、請求項7に記載の超小型電子構造体。
- 上記水素防護層(26)が、接触穴(20)の側壁を覆う絶縁層(22、28、30)によって覆われていることを特徴とする、請求項7または8に記載の超小型電子構造体。
- 上記水素感受性の誘電体(14)が金属酸化物を含んだ層であることを特徴とする、請求項1〜9のいずれか1項に記載の超小型電子構造体。
- 上記金属酸化物を含んだ層(14)が強誘電体または常誘電体であることを特徴とする、請求項10に記載の超小型電子構造体。
- 上記金属酸化物を含んだ層(14)は、一般式ABOXで表され、
Aは、バリウム(Ba)、ストロンチウム(Sr)、ビスマス(Bi)、鉛(Pb)、ジルコニア(Zr)、ランタン(La)、ニオブ(Nb)、カリウム(K)、または、カルシウム(Ca)からなる群より選択される少なくとも1つの金属であり、
Bは、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、またはルテニウム(Ru)であり、
Oは酸素(O)であることを特徴とする、請求項10または11に記載の超小型電子構造体。 - 上記水素感受性の誘電体(14)がキャパシタ誘電体として用いられるとともに、金属を含んだ2つの電極(8、16)間に配置されており、
上記2つの電極(8、16)のうちの1つが、水素感受性の誘電体(14)と中間酸化物(18)との間に配置されていることを特徴とする、請求項1〜12のいずれか1項に記載の超小型電子構造体。 - 上記金属を含んだ電極(8、16)は、プラチナ(Pt)、ルテニウム(Ru)、レニウム(Re)、ロジウム(Rh)、パラジウム(Pa)、イリジウム(Ir)、酸化イリジウム、酸化ルテニウム、ストロンチウム酸化ルテニウム、または、これらの材料の合金からなることを特徴とする、請求項13に記載の超小型電子構造体。
- 水素防護層(22、26)によって覆われた水素感受性の誘電体(14)を備えた超小型電子構造体の製造方法であって、
上記水素感受性の誘電体(14)を基板(2、6)上に形成する工程と、
上記水素感受性の誘電体(14)の上に、少なくとも1つの中間酸化物(18)を、水素感受性の誘電体(14)の少なくとも5倍の厚さに形成する工程と、
上記中間酸化物(18)を、水素防護層(22、26)によって覆う工程と、を有する超小型電子構造体の製造方法。 - 上記中間酸化物(18)を、スピンオングラスまたはTEOS方法を用いて形成することを特徴とする、請求項15に記載の方法。
- 上記水素防護層(22、26)を中間酸化物(18)に塗布した後、接触穴(20)をエッチングし、その側壁を絶縁層(22、30)によって覆うことを特徴とする、請求項15または16に記載の方法。
- 上記絶縁層(22、28、30)が、水素防護層(22、28)と同じ材料からなり、当該両方の層が共に水素防護層を構成していることを特徴とする、請求項17に記載の方法。
- 上記水素防護層(26)が、絶縁層(22、28、30)によって覆われた電気的に導電性の材料から構成されていることを特徴とする、請求項17に記載の方法。
- 上記絶縁層(22)を2つの部分層(28、30)から形成し、第1の部分層(28)を、接触穴をエッチングする前に、中間酸化物(18)または水素防護層(26)の上に形成し、
接触穴(20)をエッチングした後、第2の部分層(30)を中間酸化物(18)および第1の部分層(28)の上に均一に形成し、
続いて、第2の部分層(30)を、接触穴(20)の側壁に沿って端板(30)を形成するために、異方的にエッチバックすることを特徴とする、請求項17〜19のいずれか1項に記載の方法。 - 上記絶縁層(22、28、30)が、窒化シリコンから構成されていることを特徴とする、請求項17〜20のいずれか1項に記載の方法。
- 上記水素感受性の誘電体(14)は、一般式ABOXで表される金属酸化物を含んだ層から構成されており、
Aは、バリウム(Ba)、ストロンチウム(Sr)、ビスマス(Bi)、鉛(Pb)、ジルコニア(Zr)、ランタン(La)、ニオブ(Nb)、カリウム(K)、または、カルシウム(Ca)からなる群より選択される少なくとも1つの金属であり、
Bは、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、または、ルテニウム(Ru)であり、
Oは酸素(O)であることを特徴とする、請求項15〜21のいずれか1項に記載の方法。 - 上記水素感受性の誘電体(14)の上に、金属を含んだ電極(16)を形成し、
該金属を含んだ電極(16)は、中間酸化物(18)によって覆われていることを特徴とする、請求項15〜22のいずれか1項に記載の方法。 - 上記金属を含んだ電極(16)が、プラチナ(Pt)、ルテニウム(Ru)、レニウム(Re)、ロジウム(Rh)、パラジウム(Pa)、イリジウム(Ir)、酸化イリジウム、酸化ルテニウム、ストロンチウム酸化ルテニウム、または、これらの材料の合金からなることを特徴とする、請求項23に記載の方法。
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KR100639219B1 (ko) * | 2005-05-27 | 2006-10-30 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
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CN104076067A (zh) * | 2014-06-10 | 2014-10-01 | 桂林电子科技大学 | 一种氢敏感纳米复合材料及其制备方法 |
CN114892150B (zh) * | 2022-04-29 | 2023-12-05 | 广东伟智创科技有限公司 | Mocvd双腔体生长氧化物薄膜设备及使用方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0594964A (ja) * | 1991-10-02 | 1993-04-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH07111318A (ja) * | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
JPH10321811A (ja) * | 1997-05-09 | 1998-12-04 | Ramtron Internatl Corp | 集積回路強誘電体デバイスのための二層メタライゼーション方法 |
JP2001015696A (ja) * | 1999-06-29 | 2001-01-19 | Nec Corp | 水素バリヤ層及び半導体装置 |
JP2001036028A (ja) * | 1999-06-28 | 2001-02-09 | Hyundai Electronics Ind Co Ltd | 半導体メモリデバイス及びその製造方法 |
Family Cites Families (16)
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---|---|---|---|---|
JP3131982B2 (ja) * | 1990-08-21 | 2001-02-05 | セイコーエプソン株式会社 | 半導体装置、半導体メモリ及び半導体装置の製造方法 |
EP0513894B1 (en) * | 1991-05-08 | 1996-08-28 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising a capacitor with a ferroelectric dielectric, and semiconductor device comprising such a capacitor |
EP0736905B1 (en) * | 1993-08-05 | 2006-01-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having capacitor and manufacturing method thereof |
JPH09293869A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 半導体装置およびその製造方法 |
US6027947A (en) * | 1996-08-20 | 2000-02-22 | Ramtron International Corporation | Partially or completely encapsulated top electrode of a ferroelectric capacitor |
JP3157734B2 (ja) * | 1997-02-03 | 2001-04-16 | 松下電子工業株式会社 | 強誘電体メモリ装置及びその製造方法 |
JP3090198B2 (ja) | 1997-08-21 | 2000-09-18 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
US6060766A (en) * | 1997-08-25 | 2000-05-09 | Advanced Micro Devices, Inc. | Protection of hydrogen sensitive regions in semiconductor devices from the positive charge associated with plasma deposited barriers or layers |
JPH1187633A (ja) * | 1997-09-02 | 1999-03-30 | Fujitsu Ltd | 半導体装置の製造方法 |
US6177351B1 (en) * | 1997-12-24 | 2001-01-23 | Texas Instruments Incorporated | Method and structure for etching a thin film perovskite layer |
US6249014B1 (en) * | 1998-10-01 | 2001-06-19 | Ramtron International Corporation | Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices |
TW434877B (en) | 1998-12-03 | 2001-05-16 | Matsushita Electronics Corp | Semiconductor memory device and method for manufacturing the same |
DE19904379A1 (de) * | 1999-02-03 | 2000-08-17 | Siemens Ag | Mikroelektronische Struktur |
JP2003510839A (ja) * | 1999-09-28 | 2003-03-18 | シメトリックス・コーポレーション | バリア層を有する集積回路およびその製造方法 |
DE10065976A1 (de) * | 2000-02-25 | 2002-02-21 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements |
US7442944B2 (en) | 2004-10-07 | 2008-10-28 | Varian Semiconductor Equipment Associates, Inc. | Ion beam implant current, spot width and position tuning |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0594964A (ja) * | 1991-10-02 | 1993-04-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH07111318A (ja) * | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
JPH10321811A (ja) * | 1997-05-09 | 1998-12-04 | Ramtron Internatl Corp | 集積回路強誘電体デバイスのための二層メタライゼーション方法 |
JP2001036028A (ja) * | 1999-06-28 | 2001-02-09 | Hyundai Electronics Ind Co Ltd | 半導体メモリデバイス及びその製造方法 |
JP2001015696A (ja) * | 1999-06-29 | 2001-01-19 | Nec Corp | 水素バリヤ層及び半導体装置 |
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