JP2012028765A - ＳｉＧｅ材料を使用する抵抗性メモリー - Google Patents

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Abstract

【課題】非晶質シリコンの抵抗性メモリーデバイスをスケールダウンし、形成電圧を低くし、デバイス損傷を抑制し、製造歩止まりの向上を図る。
【解決手段】抵抗性メモリーデバイス１００は、第１電極１０６と、シリコンを含む多結晶半導体層を有する第２電極１０２と、第１電極１０６と第２電極１０２の間に提供される非晶質シリコン構造１０４とを含み、第１電極１０６、第２電極１０２及び非晶質シリコン構造１０４は、二端子抵抗性メモリーセルを規定する。
【選択図】図３Ａ

Description

関連出願へのクロスリファレンス
適用なし
本発明は、メモリーストレージに用いられる固体抵抗性デバイスに関する。
抵抗性ランダムアクセスメモリー(RRAM)は、超高密度不揮発性情報ストレージ用の潜在的候補として、最近、関心を集めている。典型的なRRAMデバイスは、一対の電極の間に提供される絶縁体層を有し、電気パルス誘起ヒステリック抵抗スイッチング効果を示す。
抵抗スイッチングは、二元酸化物(例：NiO及びTiO2)内でのジュール加熱及び電気化学プロセス、又は酸化物、カルコゲナイド及びポリマーを含むイオン導電体に対する酸化還元プロセスによる絶縁体内での導電性フィラメントの形成によって説明されてきた。抵抗スイッチングは、TiO2及びアモルファスシリコン(a-Si)膜内でのイオンのフィールドアシスト拡散によっても説明されてきた。
a-Si構造の場合、金属イオンのシリコン内への電圧誘起拡散は、a-Si構造の抵抗を低減する導電性フィラメントの形成を引き起こす。このフィラメントは、バイアス電圧が除去された後にも残る。これによってデバイスに不揮発性特性が与えられる。フィラメントは、逆の極性の印加電圧の駆動力下での、金属電極へのイオンの逆流によって除去可能である。
２つの金属電極の間に設けられたa-Si構造によって形成された抵抗性デバイスは、このような制御可能な抵抗性特性を示すことが示されてきた。しかしながら、このようなデバイスは、典型的にはミクロンサイズのフィラメントを有し、これによって、l00ナノメートル領域以下にスケールダウンすることが妨げられていた。このようなデバイスは、高い形成電圧を必要とし、デバイス損傷や製造歩止まりの制限につながる場合があった。
本発明は、メモリーストレージに用いられる固体抵抗性デバイスに関する。
一実施形態では、メモリーデバイスは、クロスバーアレイを有する。メモリーデバイスは、第一方向に沿って延びる第１電極の第１アレイと第二方向に沿って延びる第２電極の第２アレイと、第１アレイと第２アレイによって規定された交点において第１電極と第２電極の間に設けられた非晶質シリコン構造とを備え、各第２電極は、シリコンを含む多結晶半導体層を有し、第１アレイと第２アレイの各交点は、二端子抵抗性メモリーセルを規定する。
他の実施形態では、前記非晶質シリコン構造は、アモルファスシリコンを含み、前記多結晶半導体層は、多結晶シリコン-ゲルマニウムを含む。
他の実施形態では、抵抗性メモリーデバイスは、第１電極と、シリコンを含む多結晶半導体層を有する第２電極と、第１電極と第２電極の間に設けられた非晶質シリコン構造を含む。第１電極、第２電極及び非晶質シリコン構造は、二端子抵抗性メモリーセルを規定する。
さらに別の実施形態では、抵抗性メモリーデバイスを製造するための方法は、基板を提供すること、前記基板上に下部電極を形成すること、前記下部電極上にスイッチング媒体を形成することを含み、前記下部電極は、シリコンを含む多結晶半導体層を含み、前記スイッチング媒体は、プログラム電圧が印加されたときにフィラメントが形成される領域を規定し、前記上部電極は、前記スイッチング媒体中に規定される前記領域内に前記フィラメントを形成するのに必要な金属粒子の少なくとも一部を提供するように構成されている。
１又は複数の実施形態の詳細は、添付図面と以下の説明で述べる。他の特徴、目的、利点は、説明及び図面、及び請求項から明らかであろう。
ここで使用される、用語「ナノスケール」又は「ナノ構造」は、少なくとも１つの寸法がナノスケール領域内である構造（例えば、直径又は複数の断面寸法が概ね0.1〜200ｎｍの領域内である構造）を意味する。これは、３つ全ての空間寸法がナノスケールである構造（例えば、長さがナノスケール直径と同じオーダーである円筒ナノ柱すなわちナノピラー）を含む。ナノ構造は、当業者に知られている種々のナノスケール構造（例えば、ナノチューブ、ナノワイヤー、ナノロッド、ナノ柱、ナノピラー、ナノ粒子、及びナノファイバー）を含んでもよい。
添付図面を用いて、以下、例示的実施形態の説明を行う。同様の要素には同様の符号を付している。
図1は、本発明の一実施形態による、下部電極、スイッチング媒体、及び上部電極を含む不揮発性固体抵抗デバイスを示す。
図2は、本発明の一実施形態による、デバイスの抵抗スイッチング特性を示す。
図3Aは、上部電極へプログラム電圧Vpthを印加することによってオン状態にされた二端子デバイスを示す。
図3Bは、上部電極へ消去電圧Vethを印加することによってオフ状態にされた二端子デバイスを示す。
図4は、本発明の一実施形態による、バックエンドプロセスで実装される二端子抵抗性メモリーを有する半導体デバイスを示す。
図5は、本発明の一実施形態による、クロスバーメモリーアレイに配置された二端子抵抗性メモリーセルを示す。
図6Aは、本発明の一実施形態による、下部電極の一部としてポリシリコン層を有するナノスケール不揮発性固体抵抗性メモリーを示す。
図6Bは、本発明の一実施形態による、下部電極の一部として多結晶シリコン-ゲルマニウム(ポリ-SiGe)層を有するナノスケール不揮発性固体抵抗性メモリーを示す。
図7A-7Eは、本発明の一実施形態による、抵抗性メモリーを形成するためのプロセスを示す。
図1は、本発明の一実施形態による、不揮発性固体抵抗デバイス100中の、下部電極102、スイッチング媒体104、上部電極106を含むメモリーセル101を示す。スイッチング媒体104は、適切な制御回路を使用して、種々の値へ選択的に設定し、リセットすることができる抵抗を示す。メモリーセル101は、本実施形態では、二端子ナノスケール抵抗性ランダムアクセスメモリー(RRAM)である。図示していないが、当業者は、デバイス100が複数のメモリーセル101を含むことを理解するであろう。当業者は、メモリーセル100がプログラム可能な配線、可変キャパシター又は他のタイプのデバイスとして利用可能であることも理解するであろう。
RRAMは上部電極と下部電極の間に設けられたスイッチング媒体を有する二端子メモリーである。スイッチング媒体の抵抗は、電極へ電気信号を印加することによって制御可能である。電気信号は、電流-ベース又は電圧-ベースにすることができる。ここで使用される、用語「RRAM」、すなわち「抵抗性メモリーデバイス」は、電気信号を印加することによってスイッチング媒体の強誘電性、磁化、及び相変化無しで抵抗が制御可能であるスイッチング媒体を用いるメモリーデバイス(又はメモリーセル)を指す。説明の便宜上、メモリーセル101及びデバイス100は、以下、集合的に「デバイス100」と称する（文脈上、その用語がデバイス100のみを指していることが明らかである場合を除く）。
本実施形態では、デバイス100は、アモルファス-シリコン-ベースのRRAMであり、アモルファスシリコンをスイッチング媒体104として用いる。スイッチング媒体の抵抗104は、印加電圧に従ったa-Siスイッチング媒体内での導電性フィラメントの形成又は回収に従って変化する。上部電極106は、銀(Ag)を含む導電層であり、a-Si構造内でのフィラメント形成イオンのソースとして働く。本実施形態では銀を用いているが、上部電極は、種々の他の適切な金属（例：金(Au)、ニッケル(Ni)、アルミニウム(Al)、クロム(Cr)、鉄(Fe)、マンガン(Mn)、タングステン(W)、バナジウム(V)、及びコバルト(Co)）から形成可能であることは理解されるであろう。下部電極102は、a-Si構造の下端面に接触する、ボロンドープ又は他のp型ポリシリコン電極130である。
図2は、本発明の一実施形態による、デバイス100の抵抗スイッチング特性を示す。スイッチング媒体は、二極性のスイッチングメカニズムを示す。スイッチング媒体の抵抗は、上部及び下部電極を介してスイッチング媒体へ印加された信号の極性及び大きさに従って変化する。プログラム閾値電圧(すなわちプログラム電圧)に等しいかそれよりも大きい正電圧Vpthが印加されると、デバイスは、オン状態(低抵抗状態)に変化する。一実施形態では、プログラム電圧は、スイッチング媒体及び上部電極に用いられた材料によって、1ボルトから4ボルトの間の範囲にある。消去閾値電圧(すなわち消去電圧)と等しいかそれよりも大きい負電圧Vethが印加されると、デバイスは、オフ状態(高抵抗状態)に戻る。一実施形態では、消去電圧は、-1ボルトから-4ボルトの間の範囲にある。印加バイアスが２つの閾値電圧VpthとVethの間である場合、デバイス状態は、影響されず、これによって、低電圧読み出しプロセスが可能になっている。デバイス100が特定の抵抗状態に設定されると、デバイスは、電力なしで、ある期間(又は保持時間)情報を保持する。この内容は、米国特許出願No.12/575,921（2009年10月8日出願）米国特許出願No.12/582,086（2009年10月20日出願、及び米国特許出願No.12/814,410（2010年6月11日出願）で説明されており、その全てがここに参照取り込みされる。
一実施形態では、デバイス100は、整流スイッチング特性を示す。デバイス100は、オン状態ではダイオードのような挙動を示し、オン状態での電流は、正バイアスでのみ流れ、負バイアスで流れない。しかしながら、印加された負電圧がVeth以上でなければ、デバイス100は、電流が検出されなくてもオン状態のままである。
図3A及び3Bは、本発明の一実施形態による、オン及びオフ状態の間にデバイス100のスイッチングメカニズムを示す。a-Si媒体104でのスイッチングは、デバイス100の電極へ印加されたプログラム及び消去電圧に従った、a-Si媒体内にあるフィラメント領域にあるナノスケール導電性フィラメント(又は複数のフィラメント)の形成及び回収に基づく。
図3Aは、上部電極へプログラム電圧Vpthを印加することによってオン状態にされたデバイス100を示す。a-Siからなるスイッチング媒体104は、下部電極102と上部電極106の間に提供される。 スイッチング媒体の上側部分は、上部電極から下部電極の上方約10nmへ延びる金属領域(すなわち導電性経路)302を含む。後のプログラム電圧よりわずかに大きい電圧(例：3〜5ボルト)が上部電極へ印加されると、エレクトロフォーミングプロセスの間に金属領域302が形成される。別の実施形態では、延長された電圧パルス(例：100μs から1 sへ)が上部電極へ印加されると、金属領域が形成される。この比較的大きい又は電圧パルスによって、上部電極から下部電極に向かって金属イオンの拡散が電界誘起され、これによって、連続的導電性経路303が形成される。スイッチング媒体の下側部分は、フィラメント領域304を規定し、フィラメント305は、エレクトロフォーミングプロセスの後にプログラム電圧Vpthが印加されると、形成される。ある実装では、導電性経路303及びフィラメント305は、例えば、エレクトロフォーミングプロセスの間に又はプログラム電圧Vpthが印加されるときに、単一ステップで一緒に形成可能である。印加されたプログラム電圧が十分な活性化エネルギーを提供して、多くの金属イオンを金属領域302から下部電極へ向けて押したときに、フィラメントは、スイッチング媒体の下側部分にある欠陥部位にトラップされた一連の金属粒子を備える。
フィラメント305は、非導電性スイッチング媒体によって互いに分離された一群の金属粒子で構成され、金属領域での経路303とは違って、連続的導電性経路を規定しないと信じられている。フィラメント305は、実装によっては約2-10nm延びる。オン状態での導電メカニズムは、フィラメント内の金属粒子を通じた電子トンネリングである。デバイス抵抗は、金属粒子306と下部電極の間のトンネリング抵抗によって支配される。金属粒子306は、フィラメント領域内の金属粒子であって下部電極に最も近いものであり、オン状態でのフィラメント領域内の最後の金属粒子である。
図3Bは、上部電極へ消去電圧Vethを印加することによってオフ状態にされたデバイス100を示す。消去電圧は、a-Siの欠陥部位にトラップされた金属粒子を除去するのに十分な電磁力を加え、フィラメント領域304からのフィラメントの少なくとも一部を回収する。オフ状態で下部電極に最も近い金属粒子308は、オン状態の間の金属粒子306よりも長い距離で下部電極から分離される。金属粒子308と下部電極の間の距離が増大するので、デバイス100は、オン状態よりも高抵抗状態になる。
一実施形態では、オン/オフ状態の間の抵抗比は10E3〜10E7の範囲にある。デバイス100は、オン状態では抵抗器のように振る舞い、オフ状態ではキャパシターのように振舞う。(つまり、スイッチング媒体は、オフ状態では、有意な量の電流を流さず、誘電体のように振舞う）。ある実装では、抵抗は、オン状態では10E5Ωであり、オフ状態では10E10Ωである。他の実装では、抵抗は、オン状態では10E4Ωであり、オフ状態では10E9Ωである。さらに他の実装では、抵抗は、オフ状態では少なくとも10E7Ωである。
一実施形態では、デバイス100は、制御可能なオン状態電流10nA-10mAと、10E6を超える耐久性を示す。デバイス100は、室温で6年の保持時間を示す。
図4は、本発明の一実施形態による、バックエンドプロセスで実装された、二端子抵抗性メモリー402を有する半導体デバイス400を示す。抵抗性メモリー402は、1トランジスタ1抵抗-デバイス(1T1R)構成での従来のCMOS回路に組み込まれる。
抵抗性メモリー402は、下部電極404、スイッチング媒体406、及び上部電極408を含む。スイッチング媒体406は、上部及び下部電極への印加電圧に従って種々の値へ選択的に設定可能である抵抗を示す。抵抗性メモリー402は、メモリーセル100に対応し、選択されたトランジスタ412と直列に接続されている。選択されたトランジスタ412は、アクセスされるスイッチング素子の場所を制御する。
図5は、本発明の一実施形態による、クロスバーメモリーアレイ500に配置された二端子抵抗性メモリーセルを示す。クロスバーメモリーアレイ500は、バックエンドCMOS互換プロセスで実装される。１又は複数の他のクロスバーメモリーアレイを含む金属配線、トランジスタ、又は他の回路は、クロスバーメモリーアレイ500の下方に形成可能である。
クロスバーメモリーアレイ500は、第一方向に沿って延びる下部電極502のパラレルアレイを含む。 一実施形態では、下部電極502は、下部金属(図示せず)及び下部金属上に形成された多結晶シリコン-ゲルマニウム(図示せず)を含む。下部電極は、本実施形態では、ナノスケールである。例えば、下部電極は、幅が約40nmであり、ピッチが約60nmである。
上部電極504のパラレルアレイは、第二方向に沿って延び、下部電極と交差する。上部電極は、フィラメント形成イオンを供給可能な金属（例：銀(Ag)、金(Au)、ニッケル(Ni)、アルミニウム(Al)、クロム(Cr)、鉄(Fe)、マンガン(Mn)、タングステン(W)、バナジウム(V)及びコバルト(Co)）を含む。一実施形態では、上部電極及び下部電極は、互いに直交する。上部電極は、幅が約60nmでピッチが約150nmのナノワイヤーである。
２つのアレイの各交点506は、二端子抵抗性メモリーセル508を規定する。セル508の例は、図1に示す二端子デバイス100及び図6A及び6Bに示す二端子デバイス600及び650を含む。各交点506でのメモリーセルは、スイッチング層510によって分離される２つの電極を含む。本実施形態では、スイッチング層は、アモルファスシリコン又は他の非晶質シリコンを含む。スイッチング構造は、下部電極と同じ幅か、それよりも狭くすることができる。いくつかの実施形態では、クロスバーメモリーアレイ内の各メモリーセルは、単一ビットを格納可能である。他の実施形態では、メモリーセルは、マルチレベル抵抗を示し、これによって各セルに複数のビットの格納が可能になる。
上記のクロスバーメモリーアレイは、一実施形態では、シリコン基板上に製造可能である。他の実施形態では、III-V型半導体化合物（例：ガリウム砒素GaAs、窒化ガリウムGaN、窒化ホウ素BN等)又はII-VI型半導体化合物（例：セレン化カドミウム、テルル化亜鉛等)が基板として使用可能である。
図6Aは、本発明の一実施形態による、下部電極の一部としてポリシリコン層を有するナノスケール不揮発性固体抵抗性メモリー600を示す。抵抗性メモリー600は、本実施形態では、二端子RRAMである。抵抗性メモリー600は、下部電極604、スイッチング層606、及び上部電極608を含む。抵抗性メモリー600は、基板602上に形成される。一実施形態では、基板602は、半導体基板（例：シリコン基板又はIII-V又はII-VI型の化合物基板）である。一実施形態では、基板は、半導体材料で形成されず、例えばプラスチックで形成される。
下部電極604は、基板上に形成された下部金属層610及び下部金属層上に形成されたp型ポリシリコン層612を含む。実装に依って、p型ポリシリコン層は、厚さ10〜30nmであり、下部金属層は、厚さ約150nmである。これらの層の厚さは、実装に依って変化し得る。本実施形態では、p型ポリシリコン層612は、ボロンドープポリシリコンであり、下部金属層610は、金属（例：タングステン、アルミニウム又は銅、又はその合金）からなる。ある実装では、下部金属は、p型ポリシリコン層より高い導電性を有する非金属材料で置換される。
p型ポリシリコン612は、p型ポリシリコン上のアモルファスシリコン堆積のチューニングを可能にすることによって、a-Siスイッチング媒体での欠陥部位形成を制御可能にするのを容易にして、フィラメント領域での欠陥密度が高くなりすぎないようにする。アモルファスシリコンスイッチング層が形成されるプラットフォームとして金属（例：ニッケル又は他の金属）が用いられると、発明者らは、a-Si/金属界面に形成される過剰数の欠陥部位によってフィラメント形成の制御が困難になっていることを見出した。さらに、a-Siは、a-Si堆積の間に下部金属電極と反応可能であり、これによって界面にa-Siと金属の合金(シリサイド)が形成される。従って、電極として働くことに加えて、p型ポリシリコン612は、a-Siスイッチング層での欠陥形成を制御可能にすることを可能にするプラットフォームとして働く。
下部電極604の一部としてポリシリコンを使用することと関連する一つの問題は、ポリシリコンには、比較的高い堆積温度が必要とされることである。典型的には、ポリシリコンは、シラン(SiH4)を580〜650℃で熱分解することによって堆積され、提供されたドーパントは、800℃又はそれより高い温度で活性化される。しかしながら、CMOS互換バックエンドプロセスは、好ましくは現有の構造の損傷又は劣化を制限するために450℃の熱履歴を有するはずである。例えば、高い温度へ露されると、アルミニウム配線は、低融点のために劣化する場合がある。ポリシリコンの比較的高い堆積温度は、バックエンドプロセスでの抵抗性メモリー600の使用を制限する場合がある。しかしながら、ポリシリコン堆積温度を450℃以下に低下させると、結晶形成が阻害され、得られる材料が高抵抗になってしまう。さらに、温度を下げることは、ポリシリコンの堆積速度を大きく減じ、製造プロセスを非実用的なものにしてしまう。
図6Bは、本発明の一実施形態による、下部電極の一部として多結晶半導体層、（例：多結晶シリコン-ゲルマニウム層）を有するナノスケール不揮発性固体抵抗性メモリー650を示す。多結晶半導体層は、低温で堆積可能な材料を備える。一つの例では、このような多結晶半導体層は、多結晶シリコン-ゲルマニウム(ポリ-SiGe)である。ポリ-SiGeは、ポリシリコンより低温で堆積可能である。なぜならSiGeのアモルファスから多結晶へ遷移温度が低いからである。さらに、ボロンドーピングは、結晶化を高めて、結晶化温度をさらに下げるとも分かった。ポリ-SiGeは、堆積のための熱履歴を450℃以下（例：400℃）にするのに使用可能であり、抵抗性メモリー650が従来のCMOS技術でより容易に実装されるのを可能にする。抵抗性メモリー650は、本実施形態では、RRAMであるが、他の実施形態では、他のタイプのデバイスであってもよい。
抵抗性メモリー650は、下部電極654、スイッチング層656、及び上部電極658を含む。スイッチング層656は、上部及び下部電極の間に提供され、抵抗が印加電圧に従って変化し得るa-Si材料を含む。抵抗性メモリー650は、基板652の上に形成される。基板652は、半導体基板（例：シリコン基板又はIII-V又はII-VI型の化合物基板）であってもよい。一実施形態では、基板は、半導体材料ではなく、例えばプラスチックからなる。
一実施形態では、抵抗性メモリーは、バックエンドプロセスで形成される。従って、基板652は、トランジスタ、金属配線、及び他の回路を含んでもよく、抵抗性メモリー650は、１又は複数のこれらの回路コンポーネントの重ね合わせである。
一実施形態では、下部電極654は、基板上に形成された下部金属層660と、下部金属層上に形成された多結晶半導体層(例：ポリ-SiGe層)662を含む。実装によるが、ポリ-SiGe層662は、厚さが10〜30nmであり、下部金属層660は、厚さが約150nmである。これらの層の厚さは、実装によって変化し得る。ポリ-SiGe層662は、ボロンドープであり、下部金属層660は、金属（例：タングステン、アルミニウム又は銅、又はその合金）からなる。ある実装では、下部金属は、ポリ-SiGe層より高い導電性を有する非金属材料で置換される。
ポリ-SiGe662膜は、ポリシリコンへ匹敵する多くの特性を示す。ポリシリコンのように、ポリ-SiGe662は、フィラメント領域での欠陥密度が高くなりすぎないように、a-Siスイッチング媒体での欠陥部位形成を容易にする。ポリ-SiGeに加えて、多結晶半導体層は、III-V型半導体化合物（例：ガリウム砒素GaAs、窒化ガリウムGaN、窒化ホウ素BN等)又はII-VI型半導体化合物（例：セレン化カドミウム、テルル化亜鉛等)を含んでもよい。
スイッチング層656は適切な制御回路を使用して、種々の値へ選択的に設定が可能で且つリセットが可能である抵抗を示す。一実施形態では、スイッチング層656は、厚さ20-80nmを有するa-Si構造を含む。アモルファスシリコン構造の厚さは、デバイスサイズ及び配置に応じて変化する。一実施形態では、a-Si構造は、幅及び長さが厚さよりかなり大きい膜である。別の実施形態では、a-Si構造は、垂直寸法が幅及び長さの寸法よりかなり大きいピラーであってもよい。
一実施形態では、スイッチング層656は、非晶質シリコン構造（例：アモルファスポリシリコン(ナノ結晶シリコンと呼ばれる場合もあり、結晶シリコンの小さな粒を含むアモルファス相である))を含む。ここで使用される、用語「非晶質シリコン」は、制御可能な抵抗を示すアモルファスシリコン又はアモルファスポリ-SiGe、その組み合わせ等を意味する。
上部電極658は、スイッチング媒体でのフィラメント形成金属イオンのソースとして銀(Ag)を含む。一実施形態では、上部電極658は、厚さが150nmであるAg膜を含む。他の実施形態では、上部電極は、スタック構造を含む。例えば、約50nmのAg層は、a-Siの上部上に堆積され、約100nmの他の金属(例：TiN/W)は、Ag層の上に堆積可能である。厚さは、デバイスサイズ及び実装によって変化し得る。本実施形態では、銀が用いられるが、上部電極は、種々の他の適切な金属（例：金(Au)、ニッケル(Ni)、アルミニウム(AI)、クロム(Cr)、鉄(Fe)、マンガン(Mn)、タングステン(W)、バナジウム(V)、コバルト(Co)又は金属スタック(又は複数のスタック)）から形成可能であることは理解されるであろう。
図7A-7Eは、本発明の一実施形態による、抵抗性メモリー（例：抵抗性メモリーセル650）を形成するためのプロセスを示す。複数の抵抗性メモリーが設けられる基板702が提供される(図7A)。基板は、本実施形態ではプライムグレードシリコン基板である。他の実施形態では、他の半導体材料（例：III-V及びII-VI型半導体化合物）が基板として利用可能である。抵抗性メモリーセル650は、実装によってはフロントエンドプロセス又はバックエンドプロセスの一部として形成可能である。バックエンドプロセスで用いられれば、基板が現在のプロセス用に提供されたときに、基板702は、その上に形成及びパターン化された１又は複数の材料層を含んでもよい。
下部金属層704は、基板702の上に形成される(図7B)。下部金属の一つの目的は、形成される下部電極の抵抗を最小化することである。下部金属は、ある実装では、なくてもよい。下部金属は、金(Au)、ニッケル(Ni)、アルミニウム(Al)、クロム(Cr)、鉄(Fe)、マンガン(Mn)、タングステン(W)、バナジウム(V)、コバルト(Co)、白金(Pt)、窒化チタン(TiN)又は金属のスタック(又は複数のスタック)であってもよい。下部金属は、好ましくはイオン移動に対して高い電圧閾値(例：上部電極用に用いられる金属よりも高い値)を有する金属を含むべきである。
多結晶半導体層(例：ポリ-SiGe層)706は、下部金属層704上に形成され、下部金属及び多結晶半導体層を有する下部電極を規定する(図7B)。多結晶半導体層(又はポリ-SiGe)は、p型であり、10E17〜10E21/cm3という高いドーピング濃度を有する。一実施形態では、ポリ-SiGeは、少なくとも1E20/cm3（例：約５E20/cm3）のドーピング濃度を有する。ポリ-SiGe層706は、アクセプター（例：ボロン(B)又はアルミニウム(Al)でドープされていてもよい。ポリ-SiGe層706内のある量のシリコンは、フィラメント領域での欠陥密度が高くなりすぎないようにa-Siの形成を制御可能にすることを可能にする。しかしながら、Geの濃度を増大させることは、CMOS互換バックエンドプロセスで抵抗性メモリー650を実装するときに堆積温度が低下するという結果になる。一実施形態では、ポリ-SiGe706でのGe濃度は、40-95%である。他の実施形態では、Ge濃度は、40-70%である。他の実施形態では、Ge濃度は、45-55%である。他の実施形態では、Ge濃度は、約45%〜65%である。他の実施形態では、Ge濃度は、75-80%である。さらに別の実施形態では、Ge濃度は、約70%である。さらに別の実施形態では、Ge濃度は、約55%〜60%である。
ポリ-SiGe706層は、抵抗性メモリー650の形成がCMOS互換バックエンドプロセスで実装可能であるように、450℃以下（例：380-420℃）という比較的低温で下部電極上に堆積される。
一実施形態では、ポリ-SiGe層706は、2Torrのチャンバー圧力、400℃で、低圧化学気相堆積(LPCVD)プロセスを使用することによって堆積される。堆積温度は、得られるポリ-SiGeが約70%のGe濃度を有するようにGeの濃度を増大させることによって低下する。プロセスチャンバー内へのガス入力は、ジボラン(1%、H2バランス)を10sccmで、SiH4を7sccmで、及びGeH4(10%)を40sccmで含む。P型不純物は、B2H6又はBCl3、又は両方を使用したその場ドーピングによってポリ-SiGe内へドープされる。
LPCVDに加えて、下部電極上にポリ-SiGeを堆積する他の堆積技術も使用可能である。例えば、常圧CVD(APCVD)、超高真空CVD(UHVCVD)、エアロゾルアシストCVD(AACVD)、プラズマCVD(PECVD)、マイクロウェーブプラズマアシストCVD(MPCVD)、原子層CVD(ALCVD)又は原子層エピタキシー、ハイブリッド物理-化学気相堆積(HPCVD)、ホットワイヤーCVD(HWCVD)、直接液体注入CVD(DLICVD)及び気相エピタキシー(VPE)である。
図7Cを参照すると、下部金属704及びp型ポリ-SiGe706は、パターン化され、ある方向(例：水平方向)に沿って延びる(デバイス650の下部電極604に対応する)下部電極708が得られる。図示していないが、前記方向に沿ってパラレルに延びる複数の下部電極708は、このステップで形成される。絶縁層710は、パターン化された下部電極上に形成され、次に平坦化されて、p型ポリ-SiGe層を露出させる。絶縁層710は、一実施形態では二酸化シリコンである。
アモルファスシリコン層512は、厚さ2-30nmでp型ポリ-SiGe上の形成される(図7D)。a-Si層は、スイッチング媒体を規定し、プログラム電圧が印加されたときにフィラメントが形成され、抵抗性メモリーをオン状態にする。一実施形態では、a-Si層712の欠陥密度は、より多くの金属粒子がトラップされることを可能にするように増大させてもよく、これによって保持時間を増大させ、デバイスのオン-抵抗を下げる。例えば、a-Si層712は、下部電極に近接して設けられた比較的高い欠陥密度領域及び上部電極に近接して設けられた比較的低い欠陥密度領域が設けられている。
図7Eを参照すると、フィラメント形成イオン供給金属層(又は上部電極)716は、a-Si層上に形成される。本実施形態では、金属層716は、銀を含む。他の実施形態では、金属層716は、金(Au)、ニッケル(Ni)、アルミニウム(AI)、クロム(Cr)、鉄(Fe)、マンガン(Mn)、タングステン(W)、バナジウム(V)及びコバルト(Co)を含んでもよい。パラジウム(Pd)、窒化チタン(TiN)又は他の材料は、パッシベーション層として銀層716上に堆積してもよい。金属層がパターン化され、上部電極を形成する(デバイス500の上部電極504を参照)。上部電極は、ある方向(例：垂直方向)に沿って延び、下部電極と角度を形成する（例：90度）。図示していないが、抵抗性メモリー650は、第一方向に沿って延びる複数の上部電極及び第二方向に沿って延びる複数の下部電極402を含み、複数の交点を規定する。各交点は、二端子抵抗性メモリー650を規定する。
多くの実施形態の説明を行った。それにも関わらず、本発明の精神と範囲から逸脱することなく種々の修正が可能であるであることは理解されるであろう。例えば、基板上の層の順序は、逆にすることができ、この場合、上部電極は、実装によっては、下部電極の下に提供される。従って、「上部」及び「下部」という用語は、a-Si構造内にフィラメント形成イオンを提供するソース電極と、その反対側に設けられる電極の相対位置を制限するために用いるべきではない。従って、他の実施形態は、次のクレームの範囲内である。

Claims (23)

  1. クロスバーアレイを有するメモリーデバイスであって、前記メモリーデバイスは、
    第一方向に沿って延びる第１電極の第１アレイと、
    第二方向に沿って延びる第２電極の第２アレイと、
    第１アレイ及び第２アレイによって規定された交点において第１電極及び第２電極の間に設けられた非晶質シリコン構造を備え、
    各第２電極は、シリコンを含む多結晶半導体層を有し、
    第１アレイ及び第２アレイの各交点は、二端子抵抗性メモリーセルを規定する、メモリーデバイス。
  2. 請求項1のメモリーデバイスであって、
    前記非晶質シリコン構造は、アモルファスシリコンを含み、前記多結晶半導体層は、多結晶シリコン-ゲルマニウムを含む、メモリーデバイス。
  3. 請求項1のメモリーデバイスであって、
    第１電極の第１アレイは、非晶質シリコン構造の上に設けられ、
    第２電極の第２アレイは、非晶質シリコン構造の下に設けられ、
    第１電極の第１アレイは、銀を含み、前記非晶質シリコン構造は、アモルファスシリコンを含み、第２電極の第２アレイは、多結晶シリコン-ゲルマニウムを含む、メモリーデバイス。
  4. 請求項3のメモリーデバイスであって、
    前記多結晶シリコン-ゲルマニウムは、少なくとも60%Geを含む、メモリーデバイス。
  5. 請求項4のメモリーデバイスであって、
    前記多結晶シリコン-ゲルマニウムは、少なくとも70%Geを含み、
    前記多結晶シリコン-ゲルマニウムは、450℃以下の堆積温度を使用することによって形成される、メモリーデバイス。
  6. 請求項4のメモリーデバイスであって、
    前記多結晶シリコン-ゲルマニウムは、約400℃の温度で堆積される、メモリーデバイス。
  7. 請求項4のメモリーデバイスであって、
    前記多結晶シリコン-ゲルマニウムは、ドーピング濃度が1E20/cm3より大きくなるように、
    ボロンでドープされる、メモリーデバイス。
  8. 請求項１のメモリーデバイスであって、
    前記多結晶半導体層は、化合物半導体層を含む、メモリーデバイス。
  9. 請求項１のメモリーデバイスであって、
    前記二端子抵抗性メモリーセルは、プログラム電圧が第１電極へ印加されたときにオンになり、消去電圧が第１電極へ印加されたときにオフになり、
    前記二端子抵抗性メモリーセルは、電気信号を印加することによってスイッチング媒体の強誘電性、磁化、及び相変化無しで抵抗が制御可能であるスイッチング媒体を用いるメモリーセルである、メモリーデバイス。
  10. 請求項9のメモリーデバイスであって、
    前記プログラム電圧は、1〜4ボルトであり、前記消去電圧は、-1〜-4ボルトである、メモリーデバイス。
  11. 請求項10のメモリーデバイスであって、
    前記プログラム電圧は、1ボルト〜2ボルトであり、前記消去電圧は、-1ボルト〜-2ボルトである、メモリーデバイス。
  12. 抵抗性メモリーデバイスであって、
    第１電極と、
    シリコンを含む多結晶半導体層を有する第２電極と、
    第１電極と第２電極の間に提供される非晶質シリコン構造とを備え、
    第１電極、第２電極及び非晶質シリコン構造は、二端子抵抗性メモリーセルを規定する、メモリーデバイス。
  13. 請求項12のメモリーデバイスであって、
    前記非晶質シリコン構造は、アモルファスシリコンを含み、前記多結晶半導体層は、多結晶シリコン-ゲルマニウムを含む、メモリーデバイス。
  14. 請求項13のメモリーデバイスであって、
    第１電極は、銀を含み、前記非晶質シリコン構造は、アモルファスシリコンを含み、前記第２電極は、多結晶シリコン-ゲルマニウムを含む、メモリーデバイス。
  15. 請求項14のメモリーデバイスであって、前記多結晶シリコン-ゲルマニウムは、少なくとも60%Geを含む、メモリーデバイス。
  16. 請求項14のメモリーデバイスであって、前記多結晶シリコン-ゲルマニウムは、少なくとも70%Geを含み、
    前記多結晶シリコン-ゲルマニウムは、450℃以下の堆積温度を使用することによって形成される、メモリーデバイス。
  17. 請求項14のメモリーデバイスであって、前記多結晶シリコン-ゲルマニウムは、堆積約400℃の温度を使用することによって形成される、メモリーデバイス。
  18. 抵抗性メモリーデバイスを製造するための方法であって、前記方法は、
    基板を提供することと、
    前記基板上に下部電極を形成することと、
    前記下部電極上にスイッチング媒体を形成することと、
    前記スイッチング媒体上に上部電極を形成することを備え、
    前記下部電極は、シリコンを含む多結晶半導体層を含み、
    前記スイッチング媒体は、プログラム電圧が印加されたときにフィラメントが形成される領域を規定し、
    前記上部電極は、前記スイッチング媒体中に規定される前記領域内に前記フィラメントを形成するのに必要な金属粒子の少なくとも一部を提供するように構成されている、方法。
  19. 請求項18の方法であって、
    前記下部電極は、p型多結晶シリコン-ゲルマニウムを含む、方法。
  20. 請求項19の方法であって、
    前記p型多結晶シリコン-ゲルマニウムは、前記多結晶半導体層である、方法。
  21. 請求項19の方法であって、
    前記多結晶シリコン-ゲルマニウムは、少なくとも60%Geを含む、方法。
  22. 請求項19の方法であって、
    前記多結晶シリコン-ゲルマニウムは、少なくとも70%Geを含み、
    前記多結晶シリコン-ゲルマニウムは、450℃以下の温度で堆積される、方法。
  23. 請求項19の方法であって、
    前記多結晶シリコン-ゲルマニウムは、約400℃の温度で堆積される、方法。
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