KR102358221B1 - 아날로그 시냅스 동작을 제공하는 비정질 실리콘 층 및 유전체 층을 포함하는 다층 멤리스터 장치 - Google Patents
아날로그 시냅스 동작을 제공하는 비정질 실리콘 층 및 유전체 층을 포함하는 다층 멤리스터 장치 Download PDFInfo
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Abstract
본 발명의 실시 예에 따른 멤리스터 장치는, 하부 전극, 상기 하부 전극의 상부에 형성되는 반도체 층, 상기 반도체 층층의 상부에 형성되는 제 1 유전체 층, 상기 제 1 유전체 층에 형성되는 비아홀, 그리고 상기 비아홀의 상부에 형성되는 반응성 금속 층을 포함하되, 상기 반도체 층에는 중이온이 주입된다. 상술한 구조의 멤리스터 장치에 따르면, 실리콘 질화막(SiNx) 타입의 스위칭 층에서 은(Ag) 나노-클러스터 형성을 촉진하고, 그 결과 시냅스 가중치 업데이트의 선형성, 온/오프 비율, 그리고 유지 시간(Retention time)이 크게 개선되는 멤리스터 장치를 구현할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 향상된 아날로그 시냅스 동작을 제공하는 비정질 실리콘 이중층 멤리스터(Bilayer Memristor) 장치에 관한 것이다.
컴퓨팅 패러다임이 CPU 중심 시스템에서 데이터 중심 시스템으로 전환함에 따라, 현재 폰 노이만 아키텍처(Von Neumann Architecture)의 성능 한계를 극복하기 위해 새로운 컴퓨팅 아키텍처가 요구되고 있다. 특히, 생물학적 뇌에서 영감을 받은 신경 모사 컴퓨팅 (Bio-inspired neuromorphic computing)은 폰 노이만 아키텍쳐의 대안적 접근들 중 하나이다. 다수의 새로운 장치들이 CMOS 기반 뉴런 및 시냅스와 비교하여 전력 소비, 확장성 및 계산 속도 측면에서 높은 잠재력을 가지기 때문에, 뇌신경 시스템의 기본 빌딩 블록으로서 인공 신경(Neuron) 및 시냅스(Synapses)를 위한 새로운 장치가 광범위하게 연구되고 있다. 인공 시냅스의 이상적인 아날로그 동작은 인공 신경망 알고리즘을 기반으로 한 신경계 시스템의 높은 학습 정확도에 중요한 요소 중 하나이다. 이상적인 아날로그 시냅스 디바이스(Device)는 반복적인 전기 스파이크에 의해 선형적이고 대칭적인 시냅스 컨덕턴스 업데이트와 큰 온/오프 저항비(On/Off ratio)의 특성을 가져야 한다.
최근에, 이상적인 아날로그 시냅스 디바이스를 실현하기 위해 플래시 메모리, 상변화 메모리(Phase Change Memory: 이하, PCM), 강유전체 전계효과 트랜지스터(FeFET), 및 저항성 랜덤 액세스 메모리(ReRAM)와 같은 몇몇 상이한 접근법들이 연구되고 있다. 멀티-비트 플래시 메모리는 유망한 후보 중 하나이지만, 풋 프린트(Foot print)가 커서 소자 미세화에 한계가 있다. 또한, NAND 플래시 메모리의 프로그래밍 속도와 내구성은 아직 신경 모사 애플리케이션의 요구 사항을 충족할 수 없는 실정이다. 많은 연구에서 PCM은 고속 및 우수한 확장성으로 인해 아날로그 시냅스로 입증되었지만, 특히, 약화(Depression; 전도도 감소) 모드에서의 시냅스 가중치 업데이트의 본질적으로 높은 비선형성은 이상적인 아날로그 동작 구현에 문제를 야기한다. 강유전체 전계효과 트랜지스터(FeFET)는 시냅스 가중치 업데이트의 높은 선형성을 달성하는 또 다른 대안이 될 수 있다. 그러나 기존의 페로브스카이트형 산화물 재료를 사용한 강유전체 전계효과 트랜지스터(FeFET)의 구현은 CMOS 공정 호환성을 확보하는 데 어려움을 겪고 있다.
저항성 스위칭 층에서 전도성 필라멘트가 전도성 금속 이온 또는 산소 공공 (Oxygen vacancy)로 구성된 저항 변화 메모리(ReRAM)는 미세화 (scalability), 낮은 스위칭 전류, 내구성(endurance) 및 유지 시간 면에서 우수한 성능을 제공한다. 더욱이, 많은 문헌에서 보고된 바와 같이 간단한 제조 공정과 CMOS 백엔드 라인(BEOL) 호환성으로 신경 모사 시스템에서 인공 시냅스에 대한 유망한 후보가 될 수 있다. 다양한 유형의 저항 변화 메모리(ReRAM) 중에서도, 인공 시냅스에 대해 전도성 브리징 RAM (CBRAM)이 제안되었는데, 이는 온/오프 비율이 크고, 유지 시간(Retention time)이 길고, 속도가 빨라 잠재력이 높기 때문이다. 그러나 나노 스케일 전도성 필라멘트의 생성 및 파열로 인한 갑작스러운 컨덕턴스 변화는 매우 비선형적이고 비대칭적인 전도성 변화를 야기한다. 이로 인해 전도성 브리징 램(CBRAM)을 신경 모사 시스템의 이상적인 아날로그 시냅스에 적용하기가 어렵다.
CBRAM 장치에서 갑작스러운 필라멘트 스위칭을 억제하기 위한 접근법 들로는 다중 약-필라멘트(Multiple weak filaments), 내부 전류 제한(Internal current limit), 그리고 필라멘트 변조(filament modulation)와 같은 다양한 접근법들이 제안되었다. 다중 약-필라멘트(Multiple weak filaments)의 구현을 위해, 디바이스 제조 공정에서 나노 크기의 금속 입자와 유전체를 진공 증착법을 이용하여 동시에 증착하는 방법을 이용할 수 있다. 동시 증착시, 반응성 금속 전극 쪽에서 하부전극 방향으로 반응성 금속의 함유량을 점진적으로 높여주게 되면, 여러 개의 약-필라멘트를 형성할 수 있고, 이러한 방법을 통해 아날로그 특성이 발현시킬 수 있다는 선행 연구들이 있다. 스위칭 층에서 반응성 금속을 어닐링(Annealing)하는 것은 다중 약-필라멘트를 생산하는 또 다른 접근법일 수 있다. 어닐링에 의해 금속 이온이 스위칭 층으로 확산되어 확률적으로 다중 전도 채널을 형성할 수 있다. 다중 약-필라멘트의 경우, 다중 전도성 이온 수송 채널이 스위칭 층에 사전에 형성되므로 갑작스럽게 강한 필라멘트가 형성되는 것을 억제하여 보다 신뢰할 수 있고 점진적인 아날로그 스위칭을 제공한다. 내부 전류 제한 케이스에서 ReRAM은 스위칭 층과 직렬로 연결된 내부 전류 제한기를 저항층으로 포함한다. 내부 전류 제한기(Internal current limiter)의 저항은 스위칭 층의 온 상태 저항과 오프 상태 저항 사이가 적절하다. 내부 전류 제한기는 소위 전압 분배기 효과에 의해 셋 변화(Set transition) 동안 스위칭 층에서의 급격한 소자 전류의 증가를 억제하는 것을 돕는다. 필라멘트 변조 방법에서, 전도성 필라멘트의 직경은 추가 전압 펄스 공급에 의해서 설정된 모드로 점진적으로 조정될 수 있다. 전도성 필라멘트 크기를 연속적으로 제어함으로써 디바이스는 점진적인 컨덕턴스 변화를 보여준다.
하지만, 인공 신경망 시스템에서 높은 학습 정확도를 제공하기 위해서는 선형성 및 대칭적 시냅스 업데이트와 같은 상술한 CBRAM 디바이스의 아날로그 특성의 현저한 향상이 필요한 실정이다.
본 발명의 목적은, 이상적인 아날로그 시냅스 디바이스를 구현하기 위한 전도성 브리징 램(CBRAM)의 아날로그 특성을 향상시킬 수 있는 기술을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 멤리스터 장치는, 하부 전극, 상기 하부 전극의 상부에 형성되는 반도체 층, 상기 반도체 층층의 상부에 형성되는 제 1 유전체 층, 상기 제 1 유전체 층에 형성되는 비아홀, 그리고 상기 비아홀의 상부에 형성되는 반응성 금속 층을 포함하되, 상기 반도체 층에는 중이온이 주입된다.
실시 예에서, 상기 비아홀의 상부에는 스위칭 층으로 제공되는 제 2 유전체 층이 형성된다.
실시 예에서, 상기 반응성 금속 층은 은(Ag), 구리(Cu) 또는 은-구리(Ag-Cu) 합금 중 적어도 하나로 형성된다.
실시 예에서, 상기 반도체 층은 비정질 실리콘(a-Si), 비정질 게르마늄(a-Ge), 비정질 실리콘-게르마늄(a-SixGey) 중에서 적어도 하나의 소재로 형성된다.
실시 예에서, 상기 제 1 유전체 층은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화질화막(SiOxNy) 들 중 적어도 하나의 소재로 형성된다.
실시 예에서, 상기 중이온은 상기 반도체 층의 표면에서 10nm 이하의 깊이에 0.1 at%의 표면 조성을 형성하도록 주입된다.
상술한 본 발명의 실시 예에 따르면 실리콘 질화막(SiNx) 타입의 스위칭 층에서 은(Ag) 나노-클러스터 형성을 촉진하고, 그 결과 시냅스 가중치 업데이트의 선형성, 온/오프 비율, 그리고 유지 시간(Retention time)이 크게 개선되는 멤리스터 장치를 구현할 수 있다.
도 1은 본 발명의 실시 예에 따른 멤리스터 어레이의 간략한 구조를 보여준다.
도 2는 도 1의 SiNx/a-Si 이중층의 단면을 보여주는 도면이다.
도 3은 본 발명의 멤리스터 디바이스를 형성하는 제조 방법을 간략히 보여주는 순서도이다.
도 4는 본 발명의 멤리스터 디바이스를 형성하는 제조 공정을 도식적으로 보여주는 도면이다.
도 5a 내지 도 5d는 본 발명의 SiNx/a-Si 이중층 구조의 멤리스터의 특징들을 간략히 보여주는 도면들이다.
도 6a 내지 도 6d는 SiNx/a-Si 이중층 멤리스터의 아날로그 시냅스 동작을 보여주는 그래프들이다.
도 7a 내지 도 7d는 강화(Potentiation) 후 이중층 멤리스터의 단면 이미지를 보여준다.
도 8a 및 도 8b는 게르마늄(Ge)이 주입된 멤리스터의 셀 사이즈에 따른 특성을 간략히 보여주는 그래프들이다.
도 9a 내지 도 9c는 게르마늄(Ge)이 주입된 멤리스터 및 게르마늄(Ge)이 주입되지 않은 멤리스터 디바이스의 시냅스 강화 및 억제 모드에서의 전도도 변화를 보여준다.
도 10a 및 도 10b는 게르마늄(Ge)의 주입 여부에 따른 멤리스터 디바이스들의 컨덕턴스 감쇠 및 유지 시간 상수를 보여주는 그래프들이다.
도 11a 내지 도 11d는 성형 전압에서의 게르마늄(Ge)이 주입된 Ag/SiNx/a-Si 및 게르마늄(Ge)이 주입되지 않은 Ag/SiNx/a-Si의 동작 메커니즘을 보여주는 도면들이다.
도 12a 및 도 12b는 게르마늄(Ge)이 주입된 멤리스터 디바이스 및 게르마늄(Ge)이 주입되지 않은 멤리스터 디바이스를 적용한 신경망 시뮬레이션을 보여주는 도면들이다.
도 2는 도 1의 SiNx/a-Si 이중층의 단면을 보여주는 도면이다.
도 3은 본 발명의 멤리스터 디바이스를 형성하는 제조 방법을 간략히 보여주는 순서도이다.
도 4는 본 발명의 멤리스터 디바이스를 형성하는 제조 공정을 도식적으로 보여주는 도면이다.
도 5a 내지 도 5d는 본 발명의 SiNx/a-Si 이중층 구조의 멤리스터의 특징들을 간략히 보여주는 도면들이다.
도 6a 내지 도 6d는 SiNx/a-Si 이중층 멤리스터의 아날로그 시냅스 동작을 보여주는 그래프들이다.
도 7a 내지 도 7d는 강화(Potentiation) 후 이중층 멤리스터의 단면 이미지를 보여준다.
도 8a 및 도 8b는 게르마늄(Ge)이 주입된 멤리스터의 셀 사이즈에 따른 특성을 간략히 보여주는 그래프들이다.
도 9a 내지 도 9c는 게르마늄(Ge)이 주입된 멤리스터 및 게르마늄(Ge)이 주입되지 않은 멤리스터 디바이스의 시냅스 강화 및 억제 모드에서의 전도도 변화를 보여준다.
도 10a 및 도 10b는 게르마늄(Ge)의 주입 여부에 따른 멤리스터 디바이스들의 컨덕턴스 감쇠 및 유지 시간 상수를 보여주는 그래프들이다.
도 11a 내지 도 11d는 성형 전압에서의 게르마늄(Ge)이 주입된 Ag/SiNx/a-Si 및 게르마늄(Ge)이 주입되지 않은 Ag/SiNx/a-Si의 동작 메커니즘을 보여주는 도면들이다.
도 12a 및 도 12b는 게르마늄(Ge)이 주입된 멤리스터 디바이스 및 게르마늄(Ge)이 주입되지 않은 멤리스터 디바이스를 적용한 신경망 시뮬레이션을 보여주는 도면들이다.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시 예에 따른 멤리스터 어레이를 간략한 구조를 보여준다. 도 1을 참조하면, 멤리스터 어레이(100)는 게르마늄(Ge) 이온이 주입된 SiNx/a-Si 이중층 멤리스터 디바이스들(110~190)을 포함할 수 있다.
멤리스터 디바이스(110)의 단면을 살펴보면, 하부 전극으로 제공되는 기판과, 기판의 상부에 형성되는 반도체 층, 유전체 스위칭 층, 그리고 반응성 금속 층을 포함한다. 예시적인 실시 예에서, 하부 전극은 실리콘(Si) 층으로, 반도체 층은 비정질 실리콘(a-Si), 유전체 스위칭 층으로는 실리콘 질화막(SiNx), 그리고 반응성 금속 층에는 은(Ag)으로 구성될 수 있다. 본 발명의 멤리스터 디바이스(110)의 아날로그 특성을 향상시키기 위해, 비정질 실리콘층(a-Si)에 게르마늄(Ge) 이온이 주입될 수 있다. 그리고 비정질 실리콘층(a-Si)의 상부에 실리콘 질화막(SiNx)이 증착되고, 실리콘 질화막(SiNx)에 대한 에칭을 통해서 비아홀이 형성될 수 있다. 비아홀에는 반응성 금속 층으로서 은(Ag)이 증착되며, 반응성 금속 층의 상부에는 팔라듐(Pd) 전극이 형성될 수 있다.
본 발명의 멤리스터 디바이스(110)는 중이온이 주입된 다층 박막 구조에 의해 비선형성, 온/오프 비율, 그리고 상대적으로 긴 유지 시간(Retention time)과 같은 아날로그 시냅스 특성을 현저하게 향상시킬 수 있다.
여기서, 하부 전극은 실리콘(Si), 백금(Pt), 질화티타늄(TiN), 텅스텐(W) 들 중 적어도 하나의 소재로 형성될 수 있다. 반도체 층은 비정질 실리콘(a-Si), 비정질 게르마늄(a-Ge), 비정질 실리콘-게르마늄(a-SixGey) 중에서 적어도 하나를 포함할 수 있다. 유전체 층은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화질화막(SiOxNy) 중 적어도 하나를 포함할 수 있다. 그리고 반응성 금속 층으로는 은(Ag), 구리(Cu), 구리-은(Ag-Cu) 합금이 사용될 수 있을 것이다.
도 2는 도 1의 멤리스터 디바이스의 단면을 보여주는 도면이다. 도 2를 참조하면, SiNx/a-Si 이중층 구조를 갖는 멤리스터 디바이스(110)가 예시적으로 설명될 것이다. 멤리스터 디바이스(110)는 하부 전극으로 제공되는 기판(111)과, 기판(111)의 상부에 형성되는 비정질 실리콘(이하, a-Si) 층(112), 제 1 실리콘 질화막(SiNx) 층(113), 그리고 제 2 실리콘 질화막(SiNx) 층(114), 은(Ag) 전극 층(115), 팔라듐 전극 층(116)으로 구성된다.
기판(111)은 고농도로 도핑된 p++ 타입의 실리콘으로 제공될 수 있다. 예를 들면, 기판(111)은 실리콘 웨이퍼일 수 있다. 기판(111)의 상부에는 이중층 구조를 형성하기 위해 비정질 실리콘(a-Si) 층(112)이 형성된다. a-Si 층(112)은 실리콘 웨이퍼 상에 저압 화학 증착(LPCVD) 공정을 통해서 형성될 수 있다. 특히, a-Si 층(112)에는 본 발명의 게르마늄(Ge) 이온이 주입된다. 그리고 이중층 구조를 형성하기 위해 게르마늄(Ge) 이온이 주입된 a-Si 층(112)의 상부에는 제 1 실리콘 질화막(SiNx, 113)이 형성된다. 제 1 실리콘 질화막(SiNx, 113)이 형성된 이후에 에칭 공정을 통해서 비아홀 구조가 형성된다. 이후, 제 1 실리콘 질화막(SiNx, 113)의 상부에는 절연막으로서 제 2 실리콘 질화막(114)이 형성된다. 제 2 실리콘 질화막(114)의 상부에는 반응성 금속 층으로 은 전극층(115)이 제공되고 상부 전극으로 팔라듐 전극층(116)이 각각 형성될 것이다.
게르마늄(Ge) 이온이 주입된 a-Si 층(112)과 제 1 SiNx 층(113)에 의해서 구성되는 SiNx/a-Si 이중층(112, 113)은 반복적인 전압 펄스에 대해 점진적으로 컨덕턴스가 변화하는 이상적인 아날로그 시냅스 특성을 나타낸다.
이상에서는 설명의 편의를 위해 SiNx/a-Si 이중층(112, 113) 구조의 멤리스터 디바이스(110)가 예시적으로 설명되었다. 하지만, 본 발명의 멤리스터 디바이스(110)는 다양한 소재들로 조정되거나 변경될 수 있을 것이다. 예를 들면, 하부 전극으로 제공되는 기판(111)은 실리콘(Si), 백금(Pt), 질화티타늄(TiN), 텅스텐(W) 들 중 적어도 하나의 소재로 형성될 수 있다. 반도체 층으로 제공되는 비정질 실리콘(a-Si) 층(112)은 비정질 게르마늄(a-Ge), 비정질 실리콘-게르마늄(a-SixGey) 중에서 적어도 하나로 형성될 수 있다. 유전체 층으로 제공되는 제 1 실리콘 질화막(SiNx, 113) 층은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있을 것이다. 그리고 반응성 금속 층으로 제공되는 은 전극 층(115)은 구리(Cu)나 구리-은(Ag-Cu) 합금으로 형성될 수 있다. 더불어, 주입되는 중이온으로는 게르마늄(Ge) 대신에 실리콘(Si), 탄소(C) 등이 사용될 수 있다.
도 3은 본 발명의 멤리스터 디바이스를 형성하는 제조 방법을 간략히 보여주는 순서도이다. 도 3을 참조하면, 본 발명의 제조 방법에 의해서 형성된 SiNx/a-Si 이중층(112, 113, 도 2 참조)을 통해서 멤리스터 디바이스의 이상적인 아날로그 시냅스 특성을 구현할 수 있다.
S110 단계에서, 고농도로 도핑된 p++ 타입의 실리콘 웨이퍼 상에 반도체 층으로서 a-Si 층(112)이 형성된다. a-Si 층(112)의 바람직한 두께는 5nm 이상 30nm 이하로 형성될 수 있다. a-Si 층(112)은 실리콘 웨이퍼 상에 저압 화학 증착(LPCVD) 공정을 통해서 형성될 수 있다.
S120 단계에서, a-Si 층(112)에는 게르마늄(Ge) 이온이 주입된다. a-Si 층(112)의 가속된 게르마늄(Ge) 이온 빔을 조사하는 방식으로 a-Si 층(112)에 게르마늄(Ge) 이온을 주입할 수 있다. 게르마늄(Ge) 이온의 주입을 통한 표면(10nm 이하에서) 조성(Si:Ge)은 0.01 내지 0.5 at%가 될 수 있고, 평균적으로는 0.1 at% 내외이다. 게르마늄(Ge) 이온 조성의 반치폭 두께는 a-Si 층(112) 두께의 1/2일 수 있다. 그리고 게르마늄(Ge) 이온의 피크 조성은 3.8 at% 내외(0.5 at%~ 10 at%)일 수 있다.
S130 단계에서, 게르마늄(Ge) 이온이 주입된 a-Si 층(112)의 상부에는 제 1 실리콘 질화막(SiNx, 113)이 형성된다.
S140 단계에서, 제 1 실리콘 질화막(SiNx, 113)에 비아홀을 형성한다. 비아홀의 형성을 위해, 예를 들면, 제 1 실리콘 질화막(SiNx, 113)은 포토 리소그래피에 의해 패턴화된 원형 홀 어레이를 갖는 포토레지스트 마스크를 사용하여 BOE 용액에서 선택적으로 에칭될 수 있다.
S150 단계에서, 비아홀이 형성된 제 1 실리콘 질화막(SiNx, 113)의 상부에는 스위칭 층으로서 제 2 실리콘 질화막(114)이 형성된다. 제 2 실리콘 질화막(114)은 예를 들면, 플라즈마 화학증착(PECVD) 기법에 의해서 형성될 수 있을 것이다.
S160 단계에서, 비아홀이 형성된 제 2 실리콘 질화막(114)의 상부에는 상부 전극이 형성된다. 즉, 비아홀의 상부에 은 전극층(115) 및 팔라듐 전극층(116)이 순차적으로 형성될 수 있다. 여기서, 은 전극층(115)은 열 증발기에 의해서 은이 제 2 실리콘 질화막(114)에 원통형으로 증착되도록 리프트 오프(Lift-off) 공정을 사용하여 형성될 수 있다.
도 4는 본 발명의 멤리스터 디바이스를 형성하는 제조 공정을 도식적으로 보여주는 도면이다. 도 4를 참조하면, 본 발명의 제조 방법에 의해서 형성된 SiNx/a-Si 이중층(112, 113, 도 2 참조)을 통해서 멤리스터 디바이스의 이상적인 아날로그 시냅스 특성을 구현할 수 있다.
(a) 공정에서, 고농도로 도핑된 p++ 타입의 실리콘 웨이퍼 상에 a-Si 층(112a)이 형성된다. a-Si 층(112a)은 게르마늄(Ge) 이온이 주입되기 전의 비정질 실리콘 층이다. a-Si 층(112a)은 실리콘 웨이퍼 상에 저압 화학 증착(LPCVD) 공정을 통해서 형성될 수 있다.
(b) 공정에서, a-Si 층(112a)에 게르마늄(Ge) 이온이 주입된다. 가속된 게르마늄(Ge) 이온 빔을 조사하는 방식으로 a-Si 층(112a)에 게르마늄(Ge) 이온을 주입하여 게르마늄(Ge) 주입된 a-Si 층(112)이 형성될 수 있다.
(c) 공정에서, 게르마늄(Ge) 이온이 주입된 a-Si 층(112)의 상부에는 제 1 실리콘 질화막(SiNx, 113)이 형성된다.
(d) 공정에서, 제 1 실리콘 질화막(SiNx, 113)에 비아홀이 형성된다. 비아홀의 형성을 위해, 예를 들면, 제 1 실리콘 질화막(SiNx, 113)은 포토 리소그래피에 의해 패턴화된 원형 홀 어레이를 갖는 포토레지스트 마스크를 사용하여 BOE(Bufferd Oxide-Etchant) 용액에서 선택적으로 에칭될 수 있다.
(e) 공정에서, 비아홀이 형성된 제 1 실리콘 질화막(SiNx, 113)의 상부에는 절연막으로서 제 2 실리콘 질화막(114)이 형성된다. 제 2 실리콘 질화막(114)은 예를 들면, 플라즈마 화학증착(PECVD) 기법에 의해서 형성될 수 있을 것이다.
(f) 공정에서, 비아홀이 형성된 제 2 실리콘 질화막(114)의 상부에는 상부 전극이 형성된다. 즉, 비아홀의 상부에 은 전극층(115) 및 팔라듐 전극층(116)이 순차적으로 형성될 수 있다. 여기서, 은 전극층(115)은 열 증발기에 의해서 은이 제 2 실리콘 질화막(114)에 원통형으로 증착되도록 리프트 오프(Lift-off) 공정을 사용하여 형성될 수 있다.
도 5a 내지 도 5d는 본 발명의 SiNx/a-Si 이중층 구조의 멤리스터의 특징들을 간략히 보여주는 도면들이다.
도 5a는 게르마늄(Ge)이 주입된 SiNx/a-Si 이중층 멤리스터와 게르마늄(Ge)이 주입되지 않은 SiNx/a-Si 이중층 멤리스터의 DC 전류-전압 특성을 보여주는 그래프이다. 도 5a를 참조하면, 곡선(C1)은 게르마늄(Ge)이 주입된 SiNx/a-Si 이중층 멤리스터의 히스테리시스 특성을 보여주고, 곡선(C2)은 게르마늄(Ge)이 주입되지 않은 SiNx/a-Si 이중층 멤리스터의 히스테리시스 특성을 보여준다.
인가된 전압(V)이 0V에서 +5V, 그리고 0V에서 -5V의 저전압 영역에서 전압이 반복적으로 스윕되었을 때, 스윕 방향에 따른 디바이스 전류(I)의 점진적인 변화가 곡선들(C1, C2)의 형태로 나타난다. 원점에서 핀치된 전압-전류 스윕 곡선의 히스테리시스는 멤리스터 장치의 지문(Finger print)이다. 게르마늄(Ge)이 주입된 디바이스에서는 게르마늄(Ge)이 주입되지 않은 장치에 비하여 약 100배 더 높은 전류 값을 나타낸다. 그리고 게르마늄(Ge)이 주입된 디바이스에서의 전류-전압 곡선(C1)은 비교적 대칭을 이루고 있다. 반면, 게르마늄(Ge)이 주입되지 않은 디바이스의 전류-전압 곡선(C2)에서는 양의 바이어스 영역에서만 히스테리시스 특성을 나타낸다.
도 5b는 실리콘 질화막(SiNx)이 없는 디바이스에서 게르마늄(Ge)이 주입된 디바이스와 게르마늄(Ge)이 주입되지 않은 디바이스의 DC 전류-전압 특성을 보여주는 그래프이다. 도 5b를 참조하면, 곡선(C3)은 게르마늄(Ge)이 주입된 실리콘 질화막(SiNx)이 없는 디바이스의 히스테리시스 특성을 보여주고, 곡선(C4)은 게르마늄(Ge)이 주입되지 않은 실리콘 질화막(SiNx)이 없는 디바이스의 히스테리시스 특성을 보여준다. 게르마늄(Ge)이 주입되지 않은 실리콘 질화막(SiNx)이 없는 디바이스는 비대칭 쇼트키 접점 다이오드 곡선(C3)을 취하는데, 이것은 상부 접점과 하부 접점의 쇼트키 접점 장벽의 높이가 다르기 때문이다. 이 경우, 하단 접점의 접점 장벽 높이가 상단 접점보다 얕을 것으로 추정된다.
도 5c는 게르마늄(Ge)이 주입된 SiNx/a-Si 이중층 구조의 멤리스터의 단면을 보여주는 이미지이다. 도 5c를 참조하면, 고에너지로 주입된 게르마늄(Ge) 이온으로 인해 비정질화된 결정질 실리콘(Si) 웨이퍼의 상부 표면 영역을 보여준다. 게르마늄(Ge) 이온의 주입에 의해 비정질 실리콘(a-Si)/결정질 실리콘(c-Si)의 원래 계면으로부터 40nm의 깊이까지의 실리콘 웨이퍼가 비정질 상(Phase)으로 바뀌었다.
도 6a 내지 도 6d는 SiNx/a-Si 이중층 멤리스터의 아날로그 시냅스 동작을 보여주는 그래프들이다. 도 6a는 게르마늄(Ge)이 주입된 SiNx/a-Si 이중층 멤리스터의 전압 스윕에 대한 전류 특성을, 도 6b는 게르마늄(Ge)이 주입되지 않은 SiNx/a-Si 이중층 구조 멤리스터의 전압 스윕에 대한 전류 특성을 보여준다. 그리고 도 6c 및 도 6d는 각각 게르마늄(Ge)이 주입된 SiNx/a-Si 이중층 멤리스터와 게르마늄(Ge)이 주입되지 않은 SiNx/a-Si 이중층 멤리스터의 동일한 전압 스윕에 대한 전류-전압 특성을 시간의 함수로 나타낸 그래프이다.
도 6a 및 도 6b에 따르면, 게르마늄(Ge)이 주입되지 않은 이중층 멤리스터는 양의 바이어스 영역에서만 점진적인 컨덕턴스 변화를 보여준다. 하지만, 게르마늄(Ge)이 주입된 이중층 멤리스터는 양의 바이어스 영역과 음의 바이어스 영역 모두에서 점진적인 컨덕턴스 변화를 나타낸다. 게르마늄(Ge)이 주입된 이중층 멤리스터의 컨덕턴스 레벨은 게르마늄(Ge)이 주입되지 않은 이중층 멤리스터의 컨덕턴스(전류) 레벨보다 훨씬 크다.
펄스 증가에 따른 점진적 컨덕턴스의 업데이트 동작은 도 6c 및 도 6d에 도시된 전압-전류-시간 그래프(V-I-t)에서 보다 명확하게 나타난다. 반복적인 전압 스윕에 의한 점진적인 컨덕턴스 변화는 생물학적 시냅스를 모방하는 아날로그 시냅스 장치의 전형적인 동작이다. 반복적인 전압 펄스에 의한 컨덕턴스 증가 및 감소는 생물학적 시냅스에서 강화(Potentiation) 및 약화(Depression)로 볼 수 있다.
반복적인 전압 펄스에 의한 점진적인 컨덕턴스 변화는 강한 전도성 필라멘트를 가진 CBRAM 디바이스에서는 거의 나타나지 않는다. 디바이스의 동작 중 강한 필라멘트의 형성 및 파열은 일반적으로 급격한 컨덕턴스 변화를 초래하다. 본 발명의 이중층 멤리스터의 점진적인 컨덕턴스 변화는 매우 바람직한 특성이다.
아날로그 CBRAM 멤리스터를 제조하기 위한 많은 연구가 이루어졌다. 약한 다중 필라멘트의 형성 및 강한 필라멘트의 억제는 아날로그 멤리스터 장치의 핵심 방향 중 하나이다. 동시 증착(Co-deposition) 또는 고온 어닐링에 의한 금속 및 유전체 재료의 혼합은 다중 필라멘트 형성을 유도하는 한 가지 방법이다. 리셋-셋 천이 동안 갑작스러운 전류 증가를 억제하는 것도 또 다른 방법 중 하나이다. 이것은 컴플라이언스 전류(Compliance current)를 설정하여 실현할 수 있는데, 컴플라이언스 전류의 양은 설정된 상태의 저항, 즉 전도성 필라멘트의 크기를 결정하다. 따라서, 컴플라이언스 전류 값을 변경하여 다중 레벨의 저항을 얻을 수 있다. 컴플라이언스 전류는 또한 내부에 적절한 저항치를 갖는 저항층을 포함함으로써 구현될 수 있다. 이 경우, 셀프-컴플라이언스(Self-compliance) 층의 저항은 셋 상태로의 천이에 따른 급격한 전류 증가를 효과적으로 억제하기 위해 셋과 리셋 저항치 사이에 있는 것이 바람직하다.
도 7a 내지 도 7d는 강화(Potentiation) 후 이중층 멤리스터의 단면 이미지를 보여준다. 도 7a는 게르마늄(Ge)이 주입된 멤리스터의 단면을, 도 7b는 게르마늄(Ge)이 주입되지 않은 멤리스터의 단면을 보여준다. 도 7c는 고배율에서의 게르마늄(Ge)이 주입되지 않은 실리콘 질화막(SiNx) 내에서의 은(Ag) 나노-클러스터의 이미지를, 도 7d는 고배율에서의 게르마늄(Ge)이 주입된 실리콘 질화막(SiNx) 내에서의 은 나노-클러스터의 이미지를 보여준다.
도 7a 내지 도 7b를 참조하면, 게르마늄(Ge)이 주입 및 주입되지 않은 멤리스터들 모두에 대한 강화(Potentiation)는 7.0V 진폭, 100ms 폭의 펄스를 500회 반복 적용함으로써 수행되었다. 은(Ag) 나노-클러스터는 두 경우 모두에서 실리콘 질화막(SiNx)의 얇은 층 내에 분포되는 것으로 관찰되었지만, 은(Ag) 나노-클러스터의 크기 및 분포는 매우 다르다. 비정질 실리콘(a-Si) 하층에서는 은(Ag) 나노-클러스터가 관찰되지 않았다. 게르마늄(Ge)이 주입되지 않은 멤리스터에서, 은(Ag) 나노-클러스터는 SiNx 박막 내에서 이중층(SiNx/a-Si)의 계면에 더 작은 나노-클러스터로 지배적으로 배치된다. 대조적으로, 게르마늄(Ge)이 주입된 장치에서, 은(Ag) 나노-클러스터에 대한 바람직한 부위는 관찰되지 않으며, 은(Ag) 나노-클러스터는 SiNx 박막 내에 무작위로 분포된다.
고배율에서의 STEM 이미지인 도 7c 내지 도 7d를 참조하면, 은(Ag) 나노-클러스터의 존재가 보다 명백하다는 것을 나타내었다. 반복적인 전압 펄스는 SiNx 박막 내에서 은(Ag) 나노-클러스터의 이동을 유도한다. 은(Ag) 이온 이동은 비정질 실리콘(a-Si)에서보다 실리콘 질화막(SiNx) 및 실리콘 산화막(SiOx)과 같은 절연 물질에서 더 용이하다는 것이 잘 알려져 있다. 이러한 이유로, 비정질 실리콘(a-Si) 하층에서 은(Ag) 나노-클러스터는 관찰되지 않으며, 비정질 실리콘(a-Si) 하층은 두 디바이스 모두에서 은(Ag)에 대한 확산 장벽으로 작용한다. 동시에, 하부 비정질 실리콘(a-Si) 층은 셋 스위칭(Set switching)으로 인한 갑작스러운 전류 변화를 억제하기 위해 내부 저항으로 동작한다.
상술한 이미지들은 전류 흐름이 하나의 강한 필라멘트에 의해 지배되는 것이 아니라 실리콘 질화막(SiNx) 층에서 무작위로 분포된 은(Ag) 나노-클러스터에 의해 만들어진다는 것을 보여준다. 반복적인 펄스 및 유지 시간(Retention time)에 따른 컨덕턴스 변화는 은(Ag) 나노-클러스터 형태와 상관관계가 있는 것으로 간주된다. SiNx/a-Si의 계면에 조밀하게 분포된 은(Ag) 나노-클러스터의 크기는 평균 2.02nm(± 0.62nm)이다. 유전체와 실리콘(Si)의 계면에서 은(Ag) 나노-클러스터의 바람직한 형성은 문헌에 보고되어 있으며, 결정성 실리콘(Si) 상에 PECVD SiNx의 박막 증착 동안 유도된 응력과 관련이 있는 것으로 간주된다. 계면에서 선호되는 은(Ag)의 형성은 깊이에 따른 SiNx 막의 중심 구역에 있는 은(Ag)을 고갈시키는 것으로 보인다. 은(Ag) 상부 전극 영역 근처에서, 평균 2.02nm(±0.62 nm) 크기의 소형 은(Ag) 나노-클러스터가 관찰되었다. 대조적으로, 게르마늄(Ge) 이온이 주입된 강화된 멤리스터의 경우, 은(Ag) 나노-클러스터는 SiNx 막내에 균일하게 분포되고, 크기는 평균 2.84nm(±1.96 nm)이며, 이는 게르마늄(Ge) 이온이 주입되지 않은 경우의 경우보다 크다. 은(Ag) 나노-클러스터의 핵 형성 및 성장은 비정질 실리콘(a-Si) 층 표면의 주입 유도 결함에 의해 영향을 받을 수 있다. 비정질 실리콘(a-Si) 층의 상부 계면 영역에서 증가된 결함 밀도는 이중층(SiNx/a-Si) 계면에서 은(Ag) 나노-클러스터 형성에 영향을 줄 수 있다.
도 7a 내지 도 7d에 도시된 TEM에 의한 관찰 결과는, 이중층(SiNx/a-Si)의 계면에서 바람직한 은(Ag) 형성이 게르마늄(Ge) 주입에 의해 크게 억제됨을 보여준다. TRIM 시뮬레이션에 의해 계산된 바와 같이, 게르마늄(Ge)이 주입된 비정질 실리콘(a-Si) 영역의 표면 영역에서의 증가된 공극은 게르마늄(Ge)의 주입에 의해 유도된 공극의 도움으로 응력을 완화시켜, 계면에서 선호되는 은(Ag) 나노-클러스터의 형성을 억제한다. 비정질 실리콘(a-Si) 층의 상부 표면 영역에 주입된 게르마늄(Ge)이 0.1% 미만이고 은(Ag) 나노-클러스터가 실리콘 질화막(SiNx) 층에서만 관찰되기 때문에 주입된 게르마늄(Ge) 원소의 화학적 효과는 무시할 만한 것으로 보인다.
도 8a 및 도 8b는 게르마늄(Ge)이 주입된 멤리스터의 셀 사이즈에 따른 특성을 간략히 보여주는 그래프들이다. 도 8a는 셀 사이즈에 따른 게르마늄(Ge)이 주입된 멤리스터의 직류 전류-전압 특성을 보여준다. 도 8b는 비아홀 사이즈에 따른 게르마늄(Ge)이 주입된 멤리스터의 저항 특성을 보여준다.
도 8a 및 도 8b를 참조하면, 은(Ag) 나노-클러스터의 랜덤하고 균일한 분포는 계면-타입 동작을 유도하며, 이는 셀 영역의 사이즈가 변하는 멤리스터를 분석함으로써 확인할 수 있다. 원형 비아홀 크기는 5μm에서 20μm까지 다양했으며, 게르마늄(Ge)이 주입된 장치의 전류-전압 특성은 도 8a에 도시되어 있다. 필라멘트형 멤리스터의 전류 흐름은 나노 스케일의 강한 필라멘트에 의해 좌우된다. 따라서, 디바이스 저항은 셀 크기에 둔감하다. 반면, 필라멘트형 멤리스터와 달리, 게르마늄(Ge)이 주입된 멤리스터는 비아홀의 크기에 명확한 의존성을 나타낸다. 멤리스터 디바이스가 완전히 계면-타입인 경우, 저항(R)과 셀 직경(d)은 'R~1/d2'의 관계를 갖는다. 도 8b에 도시된 바와 같이, 디바이스 저항의 기울기를 나타내고 로그-로그 스케일의 비아홀 크기는 2~3 범위의 값을 취하고, 멤리스터 디바이스가 거의 계면-타입으로 동작하도록 지원한다.
도 9a 내지 도 9c는 게르마늄(Ge)이 주입된 멤리스터 및 게르마늄(Ge)이 주입되지 않은 멤리스터 디바이스의 시냅스 강화 및 약화 곡선을 보여준다. 도 9a는 게르마늄(Ge)이 주입된 멤리스터 디바이스의 강화 및 약화 특성을 보여주고, 도 9b는 게르마늄(Ge)이 주입되지 않은 멤리스터 디바이스의 강화 및 약화 특성을 보여준다. 도 9c는 게르마늄(Ge)이 주입된 멤리스터 디바이스의 내구성을 테스트한 결과가 도시되어 있다.
높은 학습 정확도를 갖는 신경망 컴퓨팅 하드웨어를 구현하기 위해서는, 반복적인 입력 펄스에 대해 시냅스 가중치의 낮은 비선형성, 그리고 큰 시냅스 컨덕턴스 온/오프 비율이 필요하다. 시냅스 강화 및 약화 특성을 에뮬레이션하기 위해 진폭 7.0V 및 -3.0V의 반복 전압 펄스가 각각 적용되었다. 모든 경우에 펄스 지속 시간은 10ms로 설정되었다. 강화 및 약화에 대한 총 펄스 수는 50 내지 500으로 조정되었다. 게르마늄(Ge)이 주입되지 않은 디바이스 및 게르마늄(Ge)이 주입된 디바이스에 대한 읽기 전압은 각각 2.0V 및 1.0V였다.
도 9a 내지 도 9b에서 볼 수 있듯이, 강화의 비선형성 파라미터는 두 디바이스에서 비슷하게 나타난다. 하지만, 약화에서 게르마늄(Ge)이 주입되지 않은 디바이스의 시냅스 컨덕턴스는 게르마늄(Ge)이 주입된 장치와 비교하여 반복적인 펄스에 의해 더 급격히 떨어진다. 강화 및 약화에서 게르마늄(Ge)이 주입되지 않은 디바이스 및 게르마늄(Ge)이 주입된 디바이스의 비선형성 값은 다음 수학식 1 내지 수학식 3을 사용하여 추출될 수 있다.
여기서, GP와 GD는 각각 강화 및 약화에 대한 컨덕턴스이다. Gmax 및 Gmin은 실험 결과에서 추출된 최대 및 최소 컨덕턴스이다. P와 Pmax는 각각의 모드에서 펄스 수와 최대 펄스 수이다. νP 및 νD는 각각 강화 및 약화에서 멤리스터 컨덕턴스 업데이트의 비선형성이며, 위의 수학식들을 충족하는 값으로 결정될 것이다.
펄스 수와 전압 진폭에 따라 달라지는 게르마늄(Ge)이 주입된 디바이스와 게르마늄(Ge)이 주입되지 않은 디바이스에서 추출된 비선형성 및 컨덕턴스의 온/오프 비율은 아래 표 1에 나타나 있다.
게르마늄(Ge)이 주입된 디바이스의 온/오프 비율은 전체 펄스 수에 대해서 게르마늄(Ge)이 주입되지 않은 디바이스에 비해서 상당히 높게 나타난다. 약화 상태에서 장치 컨덕턴스의 급격한 감소는 멤리스터 디바이스의 휘발성과 관련이 있는 것으로 간주된다. 게르마늄(Ge)이 주입되지 않은 디바이스의 낮은 온/오프 비율은 게르마늄(Ge)이 주입된 장치와 비교하여 저항성이 높은 비정질 실리콘(a-Si) 하부층에 기인한다. 내부 전류 제한기 역할을 하는 게르마늄(Ge)이 주입되지 않은 비정질 실리콘(a-Si) 층은, 전류 흐름을 제한하여 다중 전압 펄스에 의한 실리콘 질화막(SiNx) 층으로의 은(Ag)의 마이그레이션을 제한하다. 반면, 게르마늄(Ge)이 주입된 비정질 실리콘(a-Si) 층의 컨덕턴스는 도시된 바와 같이 거의 2 배만큼 증가한다. 따라서, 게르마늄(Ge)이 주입되지 않은 디바이스에 비하여 주어진 전압에서 전류 흐름이 증가한다. 증가된 전류는 은(Ag) 이온 이동을 향상시켜 SiNx 박막에서 은 나노-클러스터의 크기 및 개수를 증가시키고, 결과적으로 높은 온/오프 비율을 초래하다.
내부 전류 제한기로 동작하는 비정질 실리콘(a-Si) 층은 아날로그 동작을 구현하는 데 중요한 역할을 한다. 멤리스터 디바이스에서 비정질 실리콘(a-Si) 층을 제거하면 설정된 천이 동안 전류가 갑자기 증가하고 강한 필라멘트 멤리스터 동작이 발생한다. 컴플라이언스 전류를 설정하여 전도성 필라멘트의 크기를 조정할 수 있지만, 점진적인 스위칭 동작은 거의 관찰되지 않는다. 컴플라이언스 전류가 10-6A보다 낮게 설정되면, 문턱 스위칭(Threshold switching) 동작이 관찰된다. 컴플라이언스 전류 접근 방식에 따르면, 전류가 셋(Set) 값에 도달할 때, 디바이스 동작 전류만을 제한하다. 반대로, 내부 전류 제한기 층이 삽입될 때, 전압 분배기의 기능에 의해 급격한 전류 증가가 억제될 수 있다. 또한, 두께 또는 주입량 등을 변경하여 내부 전류 제한기 층의 저항을 변경하여 온/오프 비율을 조정할 수 있다.
도 9c는 게르마늄(Ge)이 주입된 디바이스의 내구성을 평가하기 위해 반복적인 강화 및 약화에 대한 500 사이클 테스트의 수행 결과를 보여준다. 20 사이클마다 강화 및 약화 곡선이 표시된다. 온/오프 비율의 약간의 변화가 관찰되지만, 강화/약화 비선형성의 변화는 무시될 수 있을 정도이다.
도 10a 및 도 10b는 게르마늄(Ge)의 주입 여부에 따른 멤리스터 디바이스들의 컨덕턴스 감쇠 및 유지 시간 상수를 보여주는 그래프들이다. 도 10a는 게르마늄(Ge)을 주입한 디바이스와 게르마늄(Ge)을 주입하지 않은 디바이스에 각각 100ms 폭의 반복 전압(7.0V) 펄스를 인가한 후에 선택된 컨덕턴스 감쇠 곡선을 보여준다. 도 10b는 게르마늄(Ge)을 주입한 디바이스와 게르마늄(Ge)을 주입하지 않은 디바이스 각각에 가변하는 전압 진폭과 펄스 수에 따라 컨덕턴스 감쇠 곡선으로부터 추출된 유지 시간 상수를 보여준다.
장기 메모리의 구현을 위한 긴 유지 시간은 필수적이다. 강화(potentiation) 후 게르마늄(Ge)을 주입한 디바이스와 게르마늄(Ge)을 주입하지 않은 디바이스의 메모리 유지 시간이 추정되었다. 다양한 전압 진폭들(5.0, 6.0, 7.0V)과 100ms의 펄스 폭을 가진 500 펄스를 디바이스에 적용하고 시간의 함수로 컨덕턴스 감소를 측정한 결과가 도시되어 있다. 유지 시간 파라미터는 컨덕턴스 감쇠 곡선을 다음 수학식 4에 피팅하여 추출될 수 있다.
여기서, G0과 Gt는 각각 초기 시간과 특정 시간 t에서의 컨덕턴스이다. 단기 항(τshort) 및 장기 항(τlong)은 실험 결과로부터 추출된 단기 및 장기 유지 시간 상수이다. A1, A2 및 M0은 실험 데이터의 매개 변수를 수학식 4에 적용한 피팅 파라미터이다. M0은 장기 보존 메모리를 나타낸다. 게르마늄(Ge)이 주입된 디바이스의 경우, 수학식 4의 망각 함수를 이용하여 단기 항(τshort) 및 장기 항(τlong) 값의 두 종류의 특성 시정수를 결정하였다. 게르마늄(Ge)이 주입되지 않은 디바이스의 경우, 변동성이 높기 때문에 단기 항의 시간 상수만 추출했다.
도 10a를 참조하면, 게르마늄(Ge)이 주입된 디바이스의 장기 시정 수는 103~104 초이며, 단기 시정수는 약 10배 짧다. 게르마늄(Ge)이 주입된 디바이스에 대한 유지 시간과 최대 컨덕턴스 사이의 선형 상관관계는 도 10b의 선으로 표시된 세미-로그 그래프로 나타날 수 있다. 게르마늄(Ge)이 주입되지 않은 디바이스에 대해서는 단기 시정수만이 표시되었으며, 이 경우 유지 시간에 대한 컨덕턴스의 명확한 의존성은 관찰되지 않는다. 펄스 수 및 전압 진폭을 증가시킴으로써 게르마늄(Ge)이 주입된 디바이스의 최대 컨덕턴스 값이 증가되었다. 유전체 물질에 기초한 CBRAM 디바이스에서의 메모리 감쇠 메커니즘은 금속 요소의 표면 확산에 의해 야기되는 것으로 알려져 있다. 반복적인 전압 펄스(강화)는 SiNx 박막에서 은(Ag) 나노-클러스터의 형성을 유도하다. 강화 후 최대 전도도 값은 크기 및 분포와 같은 은(Ag) 나노-클러스터의 형태에 따라 달라진다. 더 큰 전압 진폭 및 더 많은 펄스는 도 10b에 제시된 바와 같이 더 큰 컨덕턴스 값을 초래한다. CBRAM 디바이스에서 나노 스케일 전도성 필라멘트의 수명은 헤링의 스케일링 법칙(Herring's scaling law)을 따르며, 여기서 필라멘트 수명(τ은 필라멘트 크기(d0)에 따라 증가하다(τd0 4). 컨덕턴스의 감쇠는 'Gibbs-Thomson 효과'로 인한 Ag의 표면 확산으로 인해 발생하는 것으로 간주된다. 도 7a 내지 도 7d의 TEM 이미지로부터 확인된 바와 같이, 강화 후에 은(Ag) 나노-클러스터가 SiNx 박막에 형성되어 랜덤하게 분포되고, 전류는 밀접하게 연결된 나노-클러스터를 통해 흐른다. 전압 펄스가 제거될 때, 은(Ag) 나노-클러스터의 크기는 표면 확산에 의해 감소될 것이고, 결과적으로 컨덕턴스는 감소한다. 유지 시간 측정에서 컨덕턴스의 초기의 갑작스런 감소는 소형 나노-클러스터가 실리콘 질화막(SiNx) 내부에서 우선적으로 소멸되고, 다음의 점진적인 감소는 잔류하는 대형 나노-클러스터로 인한 것이다. 이것은 게르마늄(Ge)이 주입되지 않은 디바이스의 강화 곡선에서 갑작스러운 감쇠의 원인이 될 것이다. 또한, 최대 컨덕턴스가 증가함에 따라 나노-클러스터의 크기가 커져서 유지 시간이 증가한다. 최대 컨덕턴스가 증가함에 따라 두 시간 상수(τshort 및 τlong)가 증가한다.
도 11a 내지 도 11d는 성형 전압에서의 게르마늄(Ge)이 주입된 Ag/SiNx/a-Si 및 게르마늄(Ge)이 주입되지 않은 Ag/SiNx/a-Si의 동작 메커니즘을 보여주는 도면들이다. 도 11a는 복수의 전압 펄스들에 의한 강화후에 게르마늄(Ge)이 주입되지 않은 디바이스의 실리콘 질화막(SiNx) 층에서의 은 나노-클러스터의 개략적인 형태를 보여준다. 도 11b는 복수의 전압 펄스들에 의한 강화후에 게르마늄(Ge)이 주입된 디바이스의 실리콘 질화막(SiNx) 층에서의 은 나노-클러스터의 개략적인 형태를 보여준다. 도 11c는 복수의 전압 펄스들이 제거된 후 단기 시정수(τshort) 에서의 게르마늄(Ge)이 주입되지 않은 디바이스의 실리콘 질화막(SiNx) 층에서의 은 나노-클러스터의 개략적인 형태를 보여준다. 도 11d는 복수의 전압 펄스들이 제거된 후 단기 시정수(τshort) 에서의 게르마늄(Ge)이 주입된 디바이스의 실리콘 질화막(SiNx) 층에서의 은 나노-클러스터의 개략적인 형태를 보여준다. 각각의 도면에서 비정질 실리콘(a-Si) 하층은 내부 전류 제한기로서 작용하며, 따라서 저항 기호로 표시된다. 게르마늄(Ge)이 주입되지 않은 비정질 실리콘(a-Si)의 저항은 주입된 것보다 약 100배 높다.
초기 단계에서 게르마늄(Ge)이 주입되지 않은 디바이스에서 은(Ag) 나노-클러스터의 크기는 게르마늄(Ge)이 주입된 디바이스의 은(Ag) 나노-클러스터의 크기보다 작다. 일정 시간(τshort) 후에, 작은 크기의 은(Ag) 나노-클러스터는 두 경우 모두에서 더 작게 용해되어, 두 디바이스 모두에서 급격한 컨덕턴스 감소를 초래한다. 게르마늄(Ge)이 주입되지 않은 디바이스의 중앙 구역에 있는 은(Ag) 나노-클러스터는 계면에서 우선 성장하는 은(Ag) 나노-클러스터의 형성에 의해 고갈되는데, 이는 장기 메모리의 손실에 기인한다. 대조적으로, 이온 주입된 디바이스는 층 내에 큰 크기의 은(Ag) 나노-클러스터를 가지며, 장기 기억을 유지한다. 게르마늄(Ge)이 주입되지 않은 디바이스는 수명이 짧고 단기 메모리처럼 동작하는 반면, 게르마늄(Ge)이 주입된 디바이스는 짧은 수명과 긴 수명을 모두 가지며, 단기 및 장기 기억 동작을 함께 수행한다.
도 12a 및 도 12b는 게르마늄(Ge)이 주입된 멤리스터 디바이스 및 게르마늄(Ge)이 주입되지 않은 멤리스터 디바이스를 적용한 신경망 시뮬레이션을 보여주는 도면들이다. 시뮬레이션을 위해, 하나의 은닉층(Hidden layer), 28×28개의 입력층, 그리고 10개의 출력층을 갖는 다층 퍼셉트론 알고리즘이 적용되었다. 여기서, 다양한 펄스 수를 가진 게르마늄(Ge)이 주입된 멤리스터 디바이스 및 게르마늄(Ge)이 주입되지 않은 멤리스터 디바이스의 비선형성 값을 시뮬레이션에 반영하여 계산 결과를 얻었다.
멤리스터 기반 신경망이 학습될 때, 시냅스 가중치는 강화 또는 약화에서 연속적인 동일한 전압 펄스로 점진적으로 선형적으로 변경될 필요가 있다. 그렇지 않으면 학습 연산 수행시, 오류 최소화를 위한 고정밀 시냅스 가중치의 업데이트가 어려워진다. 이와 관련하여, 일반적으로, 인공 신경망에 대해 높은 선형성을 갖는 다중 레벨 시냅스가 고정밀 패턴 인식을 위해 바람직하다.
게르마늄(Ge)이 주입되지 않은 멤리스터 디바이스와 비교하여 게르마늄(Ge)이 주입된 멤리스터 디바이스는 양쪽 모드(강화 및 약화)에서 비선형성 값이 낮고 다단계 작업에 필요한 높은 온/오프 비율을 갖는다. 결과적으로, 게르마늄(Ge)이 주입된 멤리스터 시냅스 장치는 도 12b에 도시된 바와 같이 더 높은 패턴 인식 정확도를 제공한다. 게르마늄(Ge)이 주입된 멤리스터 디바이스 및 게르마늄(Ge)이 주입되지 않은 멤리스터 디바이스 둘 다에 기초한 신경망의 학습 정확도는 다중 레벨의 수를 증가시키면서 개선된다. 100 에포크의 훈련 후, 게르마늄(Ge)이 주입되지 않은 디바이스는 100 컨덕턴스 레벨로 62.8% 학습 정확도를 제공하는 반면, 게르마늄(Ge)이 주입된 디바이스는 500 컨덕턴스 레벨에서 91.3% 정확도를 나타낸다. 게르마늄(Ge)이 주입된 디바이스의 약화에서 비선형성이 추가로 개선되면, 개선된 정확도가 예상된다. 컨덕턴스 상태가 200보다 큰 게르마늄(Ge)이 주입되지 않은 디바이스의 저하된 학습 정확도는 증가된 비선형성으로부터 기인한 것이다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
Claims (6)
- 멤리스터 장치에 있어서:
하부 전극;
상기 하부 전극의 상부에 형성되는 반도체 층;
상기 반도체 층의 상부에 형성되는 제 1 유전체 층;
상기 제 1 유전체 층에 형성되는 비아홀;
상기 제 1 유전체 층의 상부 및 상기 비아홀에 스위칭 층으로 형성되는 제 2 유전체 층; 그리고
상기 제 2 유전체 층의 상부에 형성되는 반응성 금속 층을 포함하되,
상기 반도체 층에는 중이온이 주입되는 멤리스터 장치. - 제 1 항에 있어서,
상기 중이온은 게르마늄(Ge), 실리콘(Si), 탄소(C) 들 중 적어도 하나를 포함하는 멤리스터 장치. - 제 2 항에 있어서,
상기 반응성 금속 층은 은(Ag), 구리(Cu) 또는 은-구리(Ag-Cu) 합금 중 적어도 하나로 형성되는 멤리스터 장치. - 제 1 항에 있어서,
상기 반도체 층은 비정질 실리콘(a-Si), 비정질 게르마늄(a-Ge), 비정질 실리콘-게르마늄(a-SixGey) 중에서 적어도 하나의 소재로 형성되는 멤리스터 장치. - 제 1 항에 있어서,
상기 제 1 유전체 층 또는 상기 제 2 유전체 층은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화질화막(SiOxNy) 들 중 적어도 하나의 소재로 형성되는 멤리스터 장치. - 제 1 항에 있어서,
상기 중이온은 상기 반도체 층의 표면에서 10nm 이하의 깊이에 0.1 at%의 표면 조성을 형성하도록 주입되는 멤리스터 장치.
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