JP2013191662A - 不揮発性記憶装置及びその製造方法 - Google Patents
不揮発性記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP2013191662A JP2013191662A JP2012055588A JP2012055588A JP2013191662A JP 2013191662 A JP2013191662 A JP 2013191662A JP 2012055588 A JP2012055588 A JP 2012055588A JP 2012055588 A JP2012055588 A JP 2012055588A JP 2013191662 A JP2013191662 A JP 2013191662A
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- layer
- semiconductor layer
- memory device
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
【課題】第2電極層と半導体層との密着性の向上を図る不揮発性記憶装置及びその製造方法を提供すること。
【解決手段】実施形態に係る不揮発性記憶装置は、第1電極層と、第2電極層と、半導体層と、を含む機能層を備える。前記第2電極層は、前記第1電極層と対向する。前記半導体層は、前記第1電極層と、前記第2電極層と、の間に設けられ、抵抗状態が遷移する。前記第2電極層は、金属粒を含む第1導電部と、前記金属粒を覆う第2導電部と、を含む。
【選択図】図1
【解決手段】実施形態に係る不揮発性記憶装置は、第1電極層と、第2電極層と、半導体層と、を含む機能層を備える。前記第2電極層は、前記第1電極層と対向する。前記半導体層は、前記第1電極層と、前記第2電極層と、の間に設けられ、抵抗状態が遷移する。前記第2電極層は、金属粒を含む第1導電部と、前記金属粒を覆う第2導電部と、を含む。
【選択図】図1
Description
本発明の実施形態は、不揮発性記憶装置及びその製造方法に関する。
抵抗変化を利用した不揮発性記憶装置として、金属陽イオンを析出させて電極間に架橋(コンダクティングブリッジ)を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるCBRAM(Conductive Bridging RAM)が知られている。
CBRAMは、第1電極層と、第2電極層と、第1電極層と第2電極層との間に設けられた半導体層と、を備える。このような素子構造において、第1電極層と第2電極層との間に電圧を印加すると、第2電極層から金属イオンが伝導して、半導体層に金属フィラメントができ伝導パスが形成され、低抵抗状態になる。一方、逆方向の電圧を印加すると、金属イオンが逆に伝導することで半導体層に形成された金属フィラメントが崩れ、高抵抗状態になる。
このような不揮発性記憶装置においては、第2電極層と半導体層との密着性の向上を図ることが製造上及び特性上、重要である。
このような不揮発性記憶装置においては、第2電極層と半導体層との密着性の向上を図ることが製造上及び特性上、重要である。
本発明の実施形態は、第2電極層と半導体層との密着性の向上を図る不揮発性記憶装置及びその製造方法を提供する。
実施形態に係る不揮発性記憶装置は、第1電極層と、第2電極層と、半導体層と、を含む機能層を備える。
前記第2電極層は、前記第1電極層と対向する。
前記半導体層は、前記第1電極層と、前記第2電極層と、の間に設けられ、抵抗状態が遷移する。
前記第2電極層は、金属粒を含む第1導電部と、前記金属粒を覆う第2導電部と、を含む。
前記第2電極層は、前記第1電極層と対向する。
前記半導体層は、前記第1電極層と、前記第2電極層と、の間に設けられ、抵抗状態が遷移する。
前記第2電極層は、金属粒を含む第1導電部と、前記金属粒を覆う第2導電部と、を含む。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施形態)
図1は、第1の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図1に表したように、本実施形態に係る不揮発性記憶装置110は、第1電極層10と、第2電極層20と、半導体層30と、を含む機能層100を備える。
図1は、第1の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図1に表したように、本実施形態に係る不揮発性記憶装置110は、第1電極層10と、第2電極層20と、半導体層30と、を含む機能層100を備える。
第1電極層10は、例えば半導体材料または導電性の金属を含む。半導体材料には、例えば多結晶シリコンが用いられる。半導体材料として多結晶シリコンを用いる場合、多結晶シリコンにp形またはn形の不純物がドーピングされ、低抵抗化されており、導電性の金属を用いる場合、チタン(Ti)、窒化チタン(TiN)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、銅(Cu)、アルミニウム(Al)及び窒化タングステン(WN)のうち選択された少なくとも1つが含まれる。
第2電極層20は、第1電極層10と対向して配置される。第2電極層20の構成については後述する。
半導体層30は、第1電極層10と、第2電極層20と、の間に設けられる。半導体層30は、例えば第2電極層20から半導体層30に拡散する金属原子(例えば、金属イオン)のフィラメントによって電気抵抗の状態が遷移する機能を有する。すなわち、半導体層30は、第2電極層20から金属原子が拡散するイオン拡散層として機能する。半導体層30は、例えば非晶質シリコン、酸化シリコン及び窒化シリコンのうち選択された少なくとも1つを含む。
第2電極層20は、金属粒21gを含む第1導電部21と、金属粒21gを覆う第2導電部22と、を含む。金属粒21gは、例えば銀(Ag)、コバルト(Co)及びニッケル(Ni)のうち選択された少なくとも1つを含む。金属粒21gは、半導体層30の第2電極層20側の主面30aに沿って複数設けられている。すなわち、複数の金属粒21gは、主面30aに沿って分散して設けられている。
複数の金属粒21gは、例えば単層に設けられる。本実施形態においては、例えばAgを凝集させることにより、複数の金属粒21gを単層に形成している。金属粒21gの断面(主面30aに垂直な切断面。以下同様。)の大きさは、例えば、高さ1ナノメートル(nm)以上25nm以下程度、幅5nm以上30nm以下程度である。金属粒21gの大きさは、第1導電部21の製造条件によって制御される。
第2導電部22は、金属粒21gを覆うように設けられる。これにより、第2導電部22内に金属粒21gが埋め込まれる状態になる。また、主面30aに沿って複数の金属粒21gが分散されている場合、第2導電部22は、複数の金属粒21gの隙間に埋め込まれて半導体層30と接する部分22cを有する。
第2導電部22と半導体層30との密着力は、第1導電部21と半導体層30との密着力よりも強い。例えば、第1導電部21としてAgが用いられた場合、第2導電部22には、Ti及びTiNのうち選択された少なくとも1つを含む材料が用いられる。Ti及びTiNは、Agよりも半導体層30との密着性が高い。第2導電部22は、Ti及びTiNの多層構造であってもよい。
このような第2電極層20では、金属粒21g及び第2導電部22が半導体層30の主面30aに接しているとともに、第2導電部22によって金属粒21gを封止する状態になる。半導体層30の主面30aと接している金属粒21gは、半導体層30に金属イオンを拡散させるイオン源になる。また、半導体層30の主面30aと接している第2導電部22によって第2電極層20と半導体層30との十分な密着性を得る。
第2電極層20において、主面30aの単位面積当たりの金属粒21gの占める割合は、例えば40%以上80%以下、好ましくは50%以上70%以下である。これにより、第2電極層20のイオン源としての機能と、第2電極層20と半導体層30との十分な密着性との両立が達成される。
図2は、不揮発性記憶装置の構成例を示す模式的斜視図である。
図2では、後述する3次元クロスポイント構造のうち、一つのクロスポイントでの構造を模式的に示している。
図2に表したように、不揮発性記憶装置110は、第1の方向に延びる第1配線L1と、第1配線L1と離間して設けられ第1の方向と交差する第2の方向に延びる第2配線L2と、第1配線L1と、第2配線L2と、の間に設けられる機能層100と、を備える。積層構造体STSは、第1配線L1、第2配線L2及び機能層100を有する。
図2では、後述する3次元クロスポイント構造のうち、一つのクロスポイントでの構造を模式的に示している。
図2に表したように、不揮発性記憶装置110は、第1の方向に延びる第1配線L1と、第1配線L1と離間して設けられ第1の方向と交差する第2の方向に延びる第2配線L2と、第1配線L1と、第2配線L2と、の間に設けられる機能層100と、を備える。積層構造体STSは、第1配線L1、第2配線L2及び機能層100を有する。
第1配線L1は、後述するビット線BLまたはワード線WLである。一方、第2配線L2は、後述するワード線WLまたはビット線BLである。図2には、各々1本の第1配線L1及び第2配線L2が示されている。実際には、並行する複数本の第1配線L1と、複数本の第1配線L1とは異なる方向に延在し、それぞれ並行する複数本の第2配線L2と、が離間した状態で配置される。
機能層100は、先に説明した第1電極層10と、第1電極層10と対向する第2電極層20と、これらの間に設けられた半導体層30と、を有する。半導体層30は、第1電極層10及び第2電極層20のそれぞれに接している。図1に例示した機能層100では、第1配線L1から第2配線L2に向けて、第1電極層10、半導体層30及び第2電極層20の順に設けられているが、この反対の順に設けられていてもよい。
なお、第1電極層10と半導体層30との間や、第2電極層20と半導体層30との間に、図示しない他の層が介在していてもよい。他の層は、便宜上、第1電極層10、第2電極層20及び半導体層30のいずれかに含まれるものとする。
機能層100は、異なる抵抗状態の間を遷移する機能(以下、単に「遷移機能」と言う。)と、電流を整流する機能(以下、単に「整流機能」と言う。)と、を有する。抵抗状態には、相対的に高い抵抗状態(高抵抗状態)と、相対的に低い抵抗状態(低抵抗状態)と、がある。機能層100は、所定の電圧が印加されることによって、高抵抗状態と、低抵抗状態と、の間を遷移する。
次に、不揮発性記憶装置110のクロスポイント構造について説明する。
図3は、不揮発性記憶装置のクロスポイント構造を例示する模式的斜視図である。
図3に表したように、本実施形態に係る不揮発性記憶装置110においては、シリコン基板101が設けられている。シリコン基板101の上層部分には、不揮発性記憶装置110の駆動回路(図示せず)が形成されている。シリコン基板101の上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜102が設けられている。層間絶縁膜102の上には、クロスポイント構造のメモリセル部103が設けられている。メモリセル部103に含まれる積層構造体STSは、同一層となる複数のワード線WLと、同一層となる複数のビット線BLと、これらのクロスポイントに設けられた複数の機能層100と、を備えた構成になる。
図3は、不揮発性記憶装置のクロスポイント構造を例示する模式的斜視図である。
図3に表したように、本実施形態に係る不揮発性記憶装置110においては、シリコン基板101が設けられている。シリコン基板101の上層部分には、不揮発性記憶装置110の駆動回路(図示せず)が形成されている。シリコン基板101の上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜102が設けられている。層間絶縁膜102の上には、クロスポイント構造のメモリセル部103が設けられている。メモリセル部103に含まれる積層構造体STSは、同一層となる複数のワード線WLと、同一層となる複数のビット線BLと、これらのクロスポイントに設けられた複数の機能層100と、を備えた構成になる。
メモリセル部103においては、シリコン基板101の上面に平行な一方向(以下、「ワード線方向」という)に延びる複数本のワード線WLを含むワード線配線層104と、シリコン基板101の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向(以下、「ビット線方向」という)に延びる複数本のビット線BLを含むビット線配線層105と、が絶縁層(図示せず)を介して積層されている。
ワード線WL及びビット線BLのうち一方は第1配線L1であり、他方は第2配線L2である。なお、本実施形態では、一例として、ビット線を第1配線L1、ワード線WLを第2配線L2として説明する。
ワード線WL及びビット線BLは、例えば、Wにより形成されている。また、ワード線WL同士、ビット線BL同士、ワード線WLとビット線BLとは、相互に接していない。
そして、各ワード線WLと各ビット線BLとの最近接点には、シリコン基板101の上面に対して垂直な方向(以下、「上下方向」という)に延びる機能層100が設けられている。機能層100は、ワード線WLとビット線BLとの間にピラー状に形成されている。1つの機能層100により、1つのメモリセルが構成されている。ワード線WLとビット線BLとの最近接点毎にメモリセルが配置されることで、不揮発性記憶装置110はクロスポイント構造になる。
なお、本実施形態に係る不揮発性記憶装置110は、上記のクロスポイント構造に限定されない。例えば、不揮発性記憶装置110は、第1配線L1と、第1配線L1と離間し第1配線L1に対して平行または非平行に設けられた第2配線L2と、を備えていてもよい。この構成では、第1配線L1は第1電極層10と電気的に導通し、第2配線L2は第2電極層20と電気的導通する。
次に、メモリセルの動作について説明する。
図4(a)〜(c)は、機能層の状態を例示する模式的断面図である。
図4(a)には、本実施形態に係る不揮発性記憶装置110のメモリセル構造が表されている。このようなメモリセル構造において、例えば、第2電極層20を正極、第1電極層10を負極として、第1電極層10と第2電極層20との間に順方向の電圧を印加すると、第2電極層20から半導体層30に金属原子(金属イオン)が伝導する。これにより、図4(b)に表したようなフィラメントFLMが半導体層30内に形成される。このフィラメントFLMが伝導パスとなって、半導体層30は低抵抗状態(オン状態)になる。
図4(a)〜(c)は、機能層の状態を例示する模式的断面図である。
図4(a)には、本実施形態に係る不揮発性記憶装置110のメモリセル構造が表されている。このようなメモリセル構造において、例えば、第2電極層20を正極、第1電極層10を負極として、第1電極層10と第2電極層20との間に順方向の電圧を印加すると、第2電極層20から半導体層30に金属原子(金属イオン)が伝導する。これにより、図4(b)に表したようなフィラメントFLMが半導体層30内に形成される。このフィラメントFLMが伝導パスとなって、半導体層30は低抵抗状態(オン状態)になる。
一方、第1電極層10と第2電極層20との間に逆方向の電圧を印加すると、図4(c)に表したように、金属イオンが逆に伝導して、フィラメントFLMによる伝導パスが途切れる。これにより、半導体層30は高抵抗状態(オフ状態)になる。このような半導体層30の抵抗状態の遷移によって、機能層100はスイッチング素子として機能することになる。
上記のように、本実施形態に係る不揮発性記憶装置110においては、電界により半導体層30内の伝導パスを制御する電圧動作型の素子であり、原理的に動作電流が小さく、また物理的に伝導パスが切断されるのでデータ保持性も高い。
なお、第1導電部21の材料として、Ag、Cu、Co、Ni、Al、Ti、Ag−Ti合金、Ag−ハフニウム(Hf)合金、Ag−W合金、Ag−パラジウム(Pd)合金等が挙げられるが、その中でも動作電圧が低く、かつ伝導パスのオン・オフの繰り返し特性(Endurance)に優れたAg、Co、Niのうちいずれかを用いることが好ましく、Agを用いることがより好ましい。
本実施形態に係る不揮発性記憶装置110では、イオン源になる金属粒21gの大きさによって半導体層30内に形成されるフィラメントFLMの大きさ(例えば、径)が制御される。したがって、複数のメモリセル間において、金属粒21gの大きさが均一化されるほど、複数のメモリセル間の特性のばらつきが抑制される。本実施形態では、金属粒21gを第2導電部22によって覆うため、大きさの制御された金属粒21gが半導体層30に接触した状態で、確実に保持される。
また、半導体層30との密着性に優れた第2導電部22は、複数の金属粒21gの間に入り込み、半導体層30と確実に密着する。これにより、第2電極層20の半導体層30からの剥がれが抑制され、不揮発性記憶装置110の製造歩留まりが向上する。また、第2電極層20の剥がれが抑制されることから、製造装置内への第2電極層20の材料(例えば、Ag)の飛び散りが防止され、製造装置内の汚染など製造装置への影響も抑制される。
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
(第2の実施形態)
図5(a)〜(c)は、第2の実施形態に係る不揮発性記憶装置の製造方法を例示する模式的断面図である。
先ず、図5(a)に表したように、第1電極層10を下地(図示せず)の上に形成し、第1電極層10の上に半導体層30を形成する。次に、半導体層30の上に第2電極層材料20Aを形成する。第1電極層10には、例えば多結晶シリコンにn形またはp形の不純物をドーピングしたもの、またはTi、TiN、W、Mo、Cr、Cu、Al、WNが用いられる。半導体層30は、非晶質シリコン、酸化シリコン及び窒化シリコンのうち選択された少なくとも1つを含む。
図5(a)〜(c)は、第2の実施形態に係る不揮発性記憶装置の製造方法を例示する模式的断面図である。
先ず、図5(a)に表したように、第1電極層10を下地(図示せず)の上に形成し、第1電極層10の上に半導体層30を形成する。次に、半導体層30の上に第2電極層材料20Aを形成する。第1電極層10には、例えば多結晶シリコンにn形またはp形の不純物をドーピングしたもの、またはTi、TiN、W、Mo、Cr、Cu、Al、WNが用いられる。半導体層30は、非晶質シリコン、酸化シリコン及び窒化シリコンのうち選択された少なくとも1つを含む。
第2電極層材料20Aには、Ag、Cu、Co、Ni、Al、Ti、Ag−Ti、Ag−Hf、Ag−W、Ag−Pdのうち選択された少なくとも1つを用いる。本実施形態では、不揮発性記憶装置の動作電圧が低く、伝導パスのオン・オフの繰り返し特性(Endurance)に優れたAgを用いる。
第2電極層材料20Aは、半導体層30の上に例えばメタルスパッタプロセスによって形成される。本実施形態では、半導体層30の上に、Agを5nmの厚さで形成する。成膜時の装置(例えば、メタルスパッタ装置)のチャンバ内の圧力は、例えば1パスカル(Pa)以下の低圧が望ましい。
次に、図5(b)に表したように、第2電極層材料20Aの形成する一連のプロセスにおいて、チャンバ内の温度を高めて第2電極層材料20Aを加熱する。例えば、チャンバ内の温度を約250℃にする。チャンバ内の圧力は、例えば1Pa以下の低圧を維持する。
低圧のチャンバ内において、第2電極層材料20AであるAgは、室温(外部から加熱も冷却もしていない状態)では5nm厚程度の膜状になっているが、250℃程度に加熱した環境下では、例えば断面の高さ10nm、幅20nm程度の粒状になる。これにより、半導体層30の上にAgの金属粒21gを有する第1導電部21が形成される。
次に、Agの金属粒21gを形成した後、チャンバ内の低圧状態を維持したまま、図5(c)に表したように第2導電部22を形成する。第2導電部22は、例えばスパッタにより成膜される。第2導電部22には、Ti及びTiNのうち選択された少なくとも1つが用いられる。本実施形態では、例えばTiNを用いる。これにより、第1導電部21及び第2導電部22を含む第2電極層20が形成され、不揮発性記憶装置110が完成する。
ここで、第2導電部22は、Agの金属粒21gを覆うとともに、複数の金属粒21gの隙間にも入り込むように形成される。複数の金属粒21gの隙間に入り込んだ第2導電部22は、この部分で半導体層30と接する。
Agの金属粒21gは、半導体層30との密着力が弱く、半導体層30から剥がれやすい。一方、TiN等の第2導電部22は、半導体層30との密着力がAg等の第1導電部21よりも強い。そこで、本実施形態のように、金属粒21gを第2導電部22で覆い、複数の金属粒21gの隙間に入り込んで半導体層30と接触させることで、金属粒21gの剥がれが防止される。
また、第2導電部22により金属粒21gを覆うことで、製品を低圧のチャンバから大気中へ取り出しても、Agによる金属粒21gの大きさが、低圧のチャンバ内と同じ大きさに保たれる。これにより、イオン源としての特性が安定化する。
さらに、第2電極層20の半導体層30からの剥がれが抑制されることから、チャンバ内への第2電極層20の材料(例えば、Ag)の飛び散りが防止され、製造装置内の汚染など製造工程への影響が抑制される。
なお、本実施形態では、Agによる第2電極層材料20Aの成膜においてチャンバ内の温度を約250℃にしてAgを粒状にしているが、チャンバ内の温度を、室温以上250℃以下程度の間で制御してもよい。この温度の制御によって、Agの粒の大きさが制御される。
(第3の実施形態)
図6(a)〜(c)は、第3の実施形態に係る不揮発性記憶装置の製造方法を例示する模式的断面図である。
先ず、図6(a)に表したように、第1電極層10を下地(図示せず)の上に形成し、第1電極層10の上に半導体層30を形成する。第1電極層10及び半導体層30の形成は、第2の実施形態と同様である。
図6(a)〜(c)は、第3の実施形態に係る不揮発性記憶装置の製造方法を例示する模式的断面図である。
先ず、図6(a)に表したように、第1電極層10を下地(図示せず)の上に形成し、第1電極層10の上に半導体層30を形成する。第1電極層10及び半導体層30の形成は、第2の実施形態と同様である。
次に、半導体層30の上に第2電極層材料20Aを形成する。第2電極層材料20Aには、Ag、Cu、Co、Ni、Al、Ti、Ag−Ti、Ag−Hf、Ag−W、Ag−Pdのうち選択された少なくとも1つを用いる。本実施形態では、第2電極層材料20AとしてAgを用いる。
第2電極層材料20Aは、半導体層30の上に例えばメタルスパッタプロセスによって形成される。本実施形態では、半導体層30の上に、Agを5nmの厚さで形成する。成膜時のチャンバ内の温度は室温であり、圧力は、例えば1Pa以下である。
次に、第2電極層材料20Aを成膜した後、図6(b)に表したように、チャンバ内の圧力を大気圧まで上昇させるか、サンプルを装置から取り出して大気圧の環境下に置く。室温において、第2電極層材料20AであるAgは、低圧の環境下では5nm厚程度の膜状になっているが、大気圧の環境下に置くことで、例えば断面の高さが25nm、幅30nm程度の粒状になる。これにより、半導体層30の上にAgの金属粒21gを有する第1導電部21が形成される。
次に、Agの金属粒21gを形成した後、サンプルを再びチャンバ内に入れて、低圧環境下にする。そして、図6(c)に表したように第2導電部22を形成する。第2導電部22は、例えばスパッタにより成膜される。第2導電部22には、Ti及びTiNのうち選択された少なくとも1つが用いられる。本実施形態では、例えばTiNを用いる。これにより、第1導電部21及び第2導電部22を含む第2電極層20が形成され、不揮発性記憶装置110が完成する。
第3の実施形態に係る不揮発性記憶装置の製造方法では、第2の実施形態と同様に、金属粒21gの剥がれの防止、イオン源としての特性の安定化及び製造装置内の汚染などの影響の抑制が達成される。また、第3の実施形態では、室温で第2電極層20を形成するため、温度管理が容易である。
なお、本実施形態では、Agによる第2電極層材料20Aの成膜を行った後、圧力を大気圧にしてAgを粒状にしているが、Agによる第2電極層材料20Aの成膜を行った後、第2導電部22の成膜前に、サンプルが置かれるチャンバ内の圧力を1×10−2Pa以下の低圧から大気圧までの範囲で制御してもよい。この圧力の制御によって、Agの粒の大きさが制御される。
(第4の実施形態)
図7(a)及び(b)は、第4の実施形態に係る不揮発性記憶装置の製造方法を例示する模式的断面図である。
先ず、図7(a)に表したように、第1電極層10を下地(図示せず)の上に形成し、第1電極層10の上に半導体層30を形成する。第1電極層10及び半導体層30の形成は、第2の実施形態と同様である。
図7(a)及び(b)は、第4の実施形態に係る不揮発性記憶装置の製造方法を例示する模式的断面図である。
先ず、図7(a)に表したように、第1電極層10を下地(図示せず)の上に形成し、第1電極層10の上に半導体層30を形成する。第1電極層10及び半導体層30の形成は、第2の実施形態と同様である。
次に、半導体層30の上に第2電極層材料20Aを形成する。第2電極層材料20Aには、Ag、Cu、Co、Ni、Al、Ti、Ag−Ti、Ag−Hf、Ag−W、Ag−Pdのうち選択された少なくとも1つを用いる。本実施形態では、第2電極層材料20AとしてAgを用いる。
第2電極層材料20Aは、半導体層30の上に例えばメタルスパッタプロセスによって形成される。本実施形態では、半導体層30の上に、Agを1nmの厚さで形成する。成膜時のチャンバ内の温度は室温であり、圧力は、例えば1Pa以下である。
先に説明した第2及び第3の実施形態では、低圧、室温下でAgの厚さを5nmにすることで第2電極層材料20Aを膜状に形成しているが、本実施形態では低圧、室温下でAgの厚さ1nm程度を目標にした条件で成膜する。この条件においては、Agは膜になりきれず、例えば断面の高さが1nm、幅5nm程度の粒状になる。これにより、半導体層30の上にAgの金属粒21gを有する第1導電部21が形成される。
次に、Agの金属粒21gを形成した後、チャンバ内の低圧状態を維持したまま、図7(b)に表したように第2導電部22を形成する。第2導電部22は、例えばスパッタにより成膜される。第2導電部22には、Ti及びTiNのうち選択された少なくとも1つが用いられる。本実施形態では、例えばTiNを用いる。これにより、第1導電部21及び第2導電部22を含む第2電極層20が形成され、不揮発性記憶装置110が完成する。
第4の実施形態に係る不揮発性記憶装置の製造方法では、第2の実施形態と同様に、金属粒21gの剥がれの防止、イオン源としての特性の安定化及び製造装置内の汚染などの影響の抑制が達成される。また、第4の実施形態では、室温で、かつ圧力の変更なく第2電極層20を形成するため、温度及び圧力の管理が容易である。
なお、本実施形態では、Agによる第2電極層材料20Aの成膜時において、Agの厚さ1nm程度を目標にした条件で成膜しているが、Agの厚さを1nm以上5nm以下の間で変更することで、Agの粒の大きさが制御される。
(第5の実施形態)
図8(a)〜(c)は、第5の実施形態に係る不揮発性記憶装置の製造方法を例示する模式的断面図である。
先ず、図8(a)に表したように、第1電極層10を下地(図示せず)の上に形成し、第1電極層10の上に半導体層30を形成する。第1電極層10及び半導体層30の形成は、第2の実施形態と同様である。
図8(a)〜(c)は、第5の実施形態に係る不揮発性記憶装置の製造方法を例示する模式的断面図である。
先ず、図8(a)に表したように、第1電極層10を下地(図示せず)の上に形成し、第1電極層10の上に半導体層30を形成する。第1電極層10及び半導体層30の形成は、第2の実施形態と同様である。
次に、半導体層30の上に第2電極層材料20Aを形成する。第2電極層材料20Aには、Ag、Cu、Co、Ni、Al、Ti、Ag−Ti、Ag−Hf、Ag−W、Ag−Pdのうち選択された少なくとも1つを用いる。本実施形態では、第2電極層材料20AとしてAgを用いる。
第2電極層材料20Aは、半導体層30の上に例えばメタルスパッタプロセスによって形成される。本実施形態では、半導体層30の上に、Agを3nmの厚さで形成する。成膜時のチャンバ内の温度は室温であり、圧力は、例えば1Pa以下である。この条件においては、Agは膜になりきれず、例えば断面の高さが3nm、幅10nm程度の粒状になる。
次に、図8(b)に表したように、第2電極層材料20Aを形成する一連のプロセスにおいて、チャンバ内の温度を高めて第2電極層材料20Aを加熱する。例えば、チャンバ内の温度を250℃にする。チャンバ内の圧力は、例えば1Pa以下の低圧を維持する。これにより、半導体層30の上の粒状のAgは、例えば断面の高さ7nm、幅15nm程度の金属粒21gになる。
次に、Agの金属粒21gを形成した後、チャンバ内の低圧状態を維持したまま、図5(c)に表したように第2導電部22を形成する。第2導電部22は、例えばスパッタにより成膜される。第2導電部22には、Ti及びTiNのうち選択された少なくとも1つが用いられる。本実施形態では、例えばTiNを用いる。これにより、第1導電部21及び第2導電部22を含む第2電極層20が形成され、不揮発性記憶装置110が完成する。
第5の実施形態に係る不揮発性記憶装置の製造方法では、第2の実施形態と同様に、金属粒21gの剥がれの防止、イオン源としての特性の安定化及び製造装置内の汚染などの影響の抑制が達成される。また、第5の実施形態では、粒状の第2電極層材料20Aを形成した後、加熱によって金属粒21gの大きさを制御するため、金属粒21gの大きさの制御が容易になる。
なお、本実施形態では、Agによる第2電極層材料20Aの成膜時において、Agの厚さ3nm程度を目標にして、チャンバ内の温度を約250℃、チャンバ内圧力を1Pa以下の低圧としてAgの粒を作成しているが、(1)Agの厚さを1nm以上5nm以下の間で変更すること、(2)Agによる第2電極層材料20Aの成膜を行った後、第2導電部22の成膜前に、サンプルが置かれるチャンバ内の圧力を1×10−2Pa以下の低圧から大気圧までの範囲で制御すること、(3)Agによる第2電極層材料20Aの成膜時のチャンバ内の温度を、第2電極層材料20Aの成膜前から、または第2電極層材料20Aの成膜後から第2導電部22の成膜までの間に、室温以上250℃以下程度の間で制御すること、の(1)〜(3)のパラメータを組み合わせることで、Agの粒の大きさを制御してもよい。
以上説明したように、実施形態に係る不揮発性記憶装置及びその製造方法によれば、第2電極層と半導体層との密着性を向上することができる。
なお、上記に本実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、本実施形態では、第2電極層20が用いられる装置として不揮発性記憶装置110を例に説明したが、他の装置にも適用可能である。すなわち、金属粒21gを含む第1導電部21と、金属粒21gを覆う第2導電部22と、を含む第2電極層20の構成は、配線、電極パッド、バンプ電極、整流素子等、各種装置に適用することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…第1電極層、20…第2電極層、21…第1導電部、21g…金属粒、22…第2導電部、30…半導体層、30a…主面、100…機能層、110…不揮発性記憶装置、FLM…フィラメント
Claims (13)
- 半導体材料を含む第1電極層と、前記第1電極層と対向する第2電極層と、前記第1電極層と前記第2電極層との間に設けられ前記第2電極層から拡散する金属原子のフィラメントによって電気抵抗の状態が遷移する半導体層と、を含む機能層を備え、
前記第2電極層は、
第1導電部と、
第2導電部と、
を含み
前記第1導電部は、前記半導体層に沿って分散して設けられた銀を含む複数の金属粒を含み、
前記第2導電部は、チタン及び窒化チタンのうち選択された少なくとも1つを含み、前記複数の金属粒を覆い、前記複数の金属粒の隙間に埋め込まれて前記半導体層と接する不揮発性記憶装置。 - 第1電極層と、前記第1電極層と対向する第2電極層と、前記第1電極層と前記第2電極層との間に設けられ抵抗状態が遷移する半導体層と、を含む機能層を備え、
前記第2電極層は、金属粒を含む第1導電部と、前記金属粒を覆う第2導電部と、を含む不揮発性記憶装置。 - 前記第1導電部は、複数の前記金属粒を含み、
前記複数の金属粒は、前記半導体層に沿って分散して設けられ、
第2導電部は、前記複数の金属粒の隙間に埋め込まれて前記半導体層と接する部分を有する請求項2記載の不揮発性記憶装置。 - 前記金属粒は、銀、コバルト及びニッケルのうち選択された少なくとも1つを含む請求項2または3に記載の不揮発性記憶装置。
- 前記第2導電部は、チタン及び窒化チタンのうち選択された少なくとも1つを含む請求項2〜4のいずれか1つに記載の不揮発性記憶装置。
- 前記第1電極層は、半導体材料を含む請求項2〜5のいずれか1つに記載の不揮発性記憶装置。
- 前記半導体層の前記抵抗状態は、前記第2電極層から前記半導体層に拡散する金属原子のフィラメントによって電気抵抗の状態が遷移する請求項2〜6のいずれか1つに記載の不揮発性記憶装置。
- 第1の方向に延びる第1配線と、
前記第1配線と離間して設けられ、前記第1の方向と交差する第2の方向に延びる第2配線と、
をさらに備え、
前記機能層は、前記第1配線と、前記第2配線と、の間に設けられた請求項2〜7のいずれか1つに記載の不揮発性記憶装置。 - 前記第1電極層と導通する第1配線と、
前記第2電極層と導通する第2配線と、
をさらに備えた請求項2〜7のいずれか1つに記載の不揮発性記憶装置。 - 第1電極層の上に、抵抗状態が遷移する半導体層を形成する工程と、
前記半導体層の上に金属粒を含む第1導電部を形成する工程と、
前記第1導電部の前記金属粒を覆うように第2導電部を形成する工程と、
を備えた不揮発性記憶装置の製造方法。 - 前記第1導電部を形成する工程は、前記半導体層の上に金属層を形成し、前記金属層を加熱して前記金属粒を形成することを含む請求項10記載の不揮発性記憶装置の製造方法。
- 前記第1導電部を形成する工程は、前記半導体層の上に金属層を形成し、前記金属層を加圧して前記金属粒を形成することを含む請求項10記載の不揮発性記憶装置の製造方法。
- 前記第1導電部を形成する工程は、第1の圧力以下の環境で前記半導体層の上に前記金属粒を形成した後、前記第1の圧力以下の環境を維持することを含み、
前記第2導電部を形成する工程は、前記第1の圧力以下の環境で前記金属粒を覆うように前記第2導電部を形成することを含む請求項10または11に記載の不揮発性記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012055588A JP2013191662A (ja) | 2012-03-13 | 2012-03-13 | 不揮発性記憶装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012055588A JP2013191662A (ja) | 2012-03-13 | 2012-03-13 | 不揮発性記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013191662A true JP2013191662A (ja) | 2013-09-26 |
Family
ID=49391641
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012055588A Pending JP2013191662A (ja) | 2012-03-13 | 2012-03-13 | 不揮発性記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013191662A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112420922A (zh) * | 2020-11-20 | 2021-02-26 | 湖北大学 | 一种基于钛银合金的低功耗cbram器件及其制备方法和应用 |
KR20220010800A (ko) * | 2020-07-20 | 2022-01-27 | 한국과학기술연구원 | 아날로그 시냅스 동작을 제공하는 비정질 실리콘 층 및 유전체 층을 포함하는 다층 멤리스터 장치 |
KR20220161717A (ko) * | 2021-05-31 | 2022-12-07 | 한국과학기술연구원 | 매개 변수 변동이 감소되는 멤리스터 소자 |
-
2012
- 2012-03-13 JP JP2012055588A patent/JP2013191662A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220010800A (ko) * | 2020-07-20 | 2022-01-27 | 한국과학기술연구원 | 아날로그 시냅스 동작을 제공하는 비정질 실리콘 층 및 유전체 층을 포함하는 다층 멤리스터 장치 |
KR102358221B1 (ko) * | 2020-07-20 | 2022-02-07 | 한국과학기술연구원 | 아날로그 시냅스 동작을 제공하는 비정질 실리콘 층 및 유전체 층을 포함하는 다층 멤리스터 장치 |
CN112420922A (zh) * | 2020-11-20 | 2021-02-26 | 湖北大学 | 一种基于钛银合金的低功耗cbram器件及其制备方法和应用 |
CN112420922B (zh) * | 2020-11-20 | 2023-12-19 | 湖北大学 | 一种基于钛银合金的低功耗cbram器件及其制备方法和应用 |
KR20220161717A (ko) * | 2021-05-31 | 2022-12-07 | 한국과학기술연구원 | 매개 변수 변동이 감소되는 멤리스터 소자 |
KR102517217B1 (ko) | 2021-05-31 | 2023-04-03 | 한국과학기술연구원 | 매개 변수 변동이 감소되는 멤리스터 소자 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8772122B2 (en) | Programmable metallization memory cell with layered solid electrolyte structure | |
KR101963150B1 (ko) | 층상 디바이스 구조를 이용한 개선된 디바이스 스위칭 | |
EP2973771B1 (en) | Sidewall-type memory cell | |
US9099645B2 (en) | Resistance random access memory device | |
JP5783961B2 (ja) | 不揮発性記憶装置 | |
CN103907192A (zh) | 具有合金化电极的电阻切换器件及其形成方法 | |
TWI497491B (zh) | 記憶體元件及記憶體裝置 | |
JP2013197422A (ja) | 不揮発性記憶装置及びその製造方法 | |
US8343801B2 (en) | Method of forming a programmable metallization memory cell | |
EP2541555A2 (en) | Memory element, method of manufacturing the same, and memory device | |
US20220173315A1 (en) | Rram crossbar array circuits with specialized interface layers for low current operation | |
US9496495B2 (en) | Memory cells and methods of forming memory cells | |
US9257645B2 (en) | Memristors having mixed oxide phases | |
JP2013191662A (ja) | 不揮発性記憶装置及びその製造方法 | |
JP6433860B2 (ja) | 記憶装置 | |
US8546781B2 (en) | Nitrogen doped aluminum oxide resistive random access memory | |
KR101570620B1 (ko) | 저항변화 메모리 소자 및 그 제조방법 | |
JP5798052B2 (ja) | 記憶装置 | |
JP2012216725A (ja) | 抵抗記憶装置およびその製造方法 | |
JP5634426B2 (ja) | 記憶装置 | |
JP2015056653A (ja) | 記憶装置 | |
KR102223115B1 (ko) | 스위칭 소자 및 이를 포함하는 논리 연산 장치 | |
JP2012227275A (ja) | 抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置 | |
KR102429240B1 (ko) | 절연층에 금속/이온 채널이 형성된 멤리스터 소자 및 이를 포함하는 저항변화 메모리 소자 | |
US9842990B2 (en) | Semiconductor memory device and method for manufacturing the same |