KR20220161717A - 매개 변수 변동이 감소되는 멤리스터 소자 - Google Patents
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Abstract
본 발명의 실시 예에 따른 멤리스터 소자는, 하부 전극, 상기 하부 전극의 상부에 형성되는 에피택셜 성장한 실리콘-게르마늄 층, 상기 실리콘-게르마늄 층의 상부에 형성되는 유전체 층, 상기 실리콘 질화막 층에 형성되는 비아홀, 그리고 상기 비아홀의 상부에 형성되는 상부 전극 층을 포함하되, 상기 실리콘-게르마늄 층은 상기 상부 전극 층의 금속 이온의 통로로 제공되는 저차원 결함을 유도하기 위한 게르마늄 이온 주입 공정을 통해서 형성된다. 상술한 구조의 멤리스터 소자에 따르면, 에피택셜 성장한 실리콘-게르마늄 층은 저차원 결함이 유도되고, 이 결함을 따라 상부 전극 이온이 이동한다. 그 결과 고전압에서 수행되는 필라멘트 형성 과정이 생략될 수 있으며, 작동 전압과 작동 전압 변동이 감소한다. 또한, 시냅스 가중치 업데이트의 선형성이 크게 개선되는 멤리스터 장치를 구현할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 소자의 매개 변수 변동을 줄일 수 있는 멤리스터(Memristor) 소자에 관한 것이다.
컴퓨팅 패러다임이 운영 중심 시스템에서 데이터 중심 시스템으로 전환함에 따라, 기존의 폰 노이만 시스템은 에너지 효율과 확장성 측면에서 가까운 장래에 성능 한계에 직면하게 될 것이다. 폰 노이만 병목 현상이라고 하는 이 성능 제한은 중앙 프로세서와 메모리 사이의 데이터 버스의 제한된 처리량에 기인한다. 이 문제를 다루기 위해, 뇌에서 영감을 받은 신경 모사 컴퓨팅 아키텍처 제안되었다.
신경 모사 컴퓨팅 아키텍처는 물리적으로 분리된 메모리와 프로세서는 없지만, 이들은 상호 공존하다. Loihi, BrainScales, Spinnaker, Truenorth 및 Tianjic로 명명된 많은 다른 컴퓨팅 칩들이 전 세계 산업 및 학술 연구 기관에 의해 개발되었다. 그러나 입증된 신경 형태 하드웨어 칩의 대부분은 CMOS 뉴런과 시냅스를 기반으로 하고 있다. CMOS 기반 신경 모사 칩은 기존의 폰 노이만 기반 시스템에 비해 더 높은 컴퓨팅 효율성을 가지고 있지만, 인간의 뇌를 모방하는 것을 목표로 하여 광범위한 추가 개선이 필요하다.
CMOS 기반 시냅스 소자 또는 트랜지스터는 신경 모사 컴퓨팅 시스템의 전력 효율을 제한하는 비휘발성이 아니기 때문에 유휴 시간에도 정보를 유지하기 위해 전력을 소비한다. 또한, 시냅스CMOS 회로에 기초한 단위 메모리가 다중 트랜지스터를 포함하기 때문에 CMOS 기반 시냅스 소자의 면적 비용은 높다. CMOS 시냅스를 높은 확장성의 신흥 비휘발성 메모리 장치와 교체하는 것은 효율성을 향상시킬 솔루션 중 하나로 보고되었다.
비휘발성 메모리 중, 저항성 메모리(ReRAM) 또는 멤리스터(Memristor) 장치는 신경 모사 응용 프로그램에 대한 시냅스 장치로 사용되는 많은 요구 사항을 충족한다는 점에서 가장 유망한 시냅스 소자 중 하나이다. ReRAM 소자는 많은 연구 그룹에 의해 매우 유망한 멤리스터(memristor) 파라미터를 가지고 있음이 입증되었다(긴 내구성, 빠른 읽기 및 쓰기 시간, 높은 온/오프 비율, 낮은 시냅스 작동 에너지 및 다단계 상태). 그러나, 모든 파라미터는 아직 단일 ReRAM 소자에서는 실현되지 않았다. 더욱이, 소자 파라미터의 변동은 대규모 크로스바 어레이로 ReRAM 소자들을 구현하는 데 걸림돌이 되어왔다.
전도성 브리징 랜덤 액세스 메모리(이하, CBRAM)는 상부 전극, 스위칭 활성층 및 하부 전극으로 구성된 대표적인 ReRAM 장치 중 하나이다. 은(Ag) 및 구리(Cu)와 같은 활성 금속은 일반적으로 상부 전극으로 사용되며, 불활성 금속은 하부 전극으로 사용된다. 상하부 전극들 사이의 활성층으로서, 비정질 실리콘(a- Si), SiOx, TiOx, WOx 및 SiGex와 같은 반도체 또는 유전체 박막 층이 삽입된다. 일반적으로 초기 소자(Virgin device)는 전도성 경로가 없기 때문에 높은 저항값을 가진다. 활성 금속으로 구성된 전도성 필라멘트는 강력한 전기적 바이어스가 장치에 인가되는 형성 프로세스에 의해 형성된다. 반대 극성의 전기적 바이어스가 인가되면 전도성 필라멘트가 파열되어 높은 저항 상태가 발생한다.
ReRAM 소자에서 전도성 필라멘트의 형성과 파열은 본질적으로 확률론적(Stochastic)이다. 이로 인해 셋(Set), 리셋(Reset) 전압 및 저항 상태와 같은 소자 파라미터가 크게 변한다. 또한, 형성 프로세스는 일반적으로 장치를 손상시킬 수 있는 셋, 리셋 프로세스보다 더 공격적이다. 소자의 변동을 줄이고 포밍-프리(Forming-free)한 소자의 구현을 위해, 다층 구조, 나노 입자들의 혼합, 나노 구조 등과 같은 다양한 접근법이 제안되고 있다.
최근에는 금속 이온에 대한 전도성 경로로 저차원 결함을 채용하는 몇 가지 흥미로운 연구가 보고되었다. 전위(Dislocation) 및 입자 경계와 같은 저차원 결함은 구조적으로 더 개방적이기 때문에, 저항 메모리 장치에서 금속 및 산소 이온을 위한 빠른 운송 파이프라인 역할을 할 수 있다. 에피택셜 SiGe 합금 필름과 SrTiO3 단일 결정 필름, 그리고 금속-유도 결정 폴리 실리콘 박막에서 결정립계에서 스레딩 전위(Dislocation)는 전도성 필라멘트 형성 부위로 작용하는 것이 입증되었다. 이온 전달은 소자의 초기 상태(Virgin state)에 존재하는 저차원적 결함을 따라 제한되고, 따라서, 확률론적인 필라멘트 형성에서 발생하는 셀들간, 사이클들간 변화는 SiGe 및 폴리 실리콘(poly-Si) 기반 CBRAM 소자에서 감소될 수 있다.
본 발명의 목적은, 작동 전압과 작동 전압의 변동이 적으며, 시냅스 가중치의 업데이트시 선형성이 크게 개선된 멤리스터 소자를 형성할 수 있는 기술을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 멤리스터 소자는, 하부 전극, 상기 하부 전극의 상부에 형성되는 에피택셜 성장한 실리콘-게르마늄 층, 상기 실리콘-게르마늄 층의 상부에 형성되는 유전체 층, 상기 실리콘 질화막 층에 형성되는 비아홀, 그리고 상기 비아홀의 상부에 형성되는 상부 전극 층을 포함하되, 상기 실리콘-게르마늄 층은 상기 상부 전극 층의 금속 이온의 통로로 제공되는 저차원 결함을 유도하기 위한 게르마늄 이온 주입 공정을 통해서 형성된다.
실시 예에서, 상기 이온 주입 공정은 상기 기판과 상기 실리콘-게르마늄 층 사이에 위치하는 계면 산화물을 제거하는 위한 조건으로 수행된다.
실시 예에서, 상기 상부 전극 층은 은(Ag), 구리(Cu), 은-구리(Ag-Cu) 합금 그리고 니켈(Ni) 중 적어도 하나의 반응성 금속으로 구성된다.
실시 예에서, 상기 유전체 층은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화질화막(SiOxNy) 들 중 적어도 하나의 소재로 구성된다.
실시 예에서, 상기 게르마늄 이온의 주입에 따른 이온 조성 반치폭의 두께는 상기 실리콘-게르마늄 층의 두께의 1.5배이다.
상술한 본 발명의 실시 예에 따르면, 작동 전압과 작동 전압의 변동이 적으며, 시냅스 가중치의 업데이트 시 선형성이 크게 개선된 멤리스터 소자를 구현할 수 있다.
도 1은 본 발명의 실시 예에 따른 멤리스터 어레이를 간략한 구조를 보여준다.
도 2는 도 1의 멤리스터 소자의 단면을 보여주는 도면이다.
도 3은 본 발명의 멤리스터 소자를 형성하는 제조 방법을 간략히 보여주는 순서도이다.
도 4는 본 발명의 멤리스터 소자를 형성하는 제조 공정을 도식적으로 보여주는 도면이다.
도 5a 내지 도 5c는 본 발명의 SPE-SiGe 박막을 형성하는 방법과 특징을 보여주는 도면들이다.
도 6은 이온 주입을 통한 고체상 에피택시의 성장을 보여주는 도면이다.
도 7은 SPE-SiGe 박막의 확대된 HRTEM 이미지를 보여준다.
도 8a 내지 도 8c는 본 발명의 SPE-SiGe 박막 기반의 멤리스터 소자의 전류-전압 거동 및 파라미터를 보여주는 도면들이다.
도 9a 내지도 9c는 형성 프로세스 후에 a-Si 기반의 CBRAM 소자와 SPE-SiGe 기반의 CBRAM 소자들에 대한 DC 전압-전류 스윕 측정 결과를 보여주는 그래프들이다.
도 10a 내지 도 10b는 전압이 a-Si 소자 및 SPE-SiGe 소자에 인가될 때 스위칭 레이어에 형성된 전도성 경로를 보여주는 도면들이다.
도 10c 내지 도 10d는 a-Si 기반 소자와 SPE-SiGe 소자에 대해 강화/약화 테스트의 결과를 보여준다.
도 11은 SPE-SiGe 박막의 에칭 특성을 간략히 보여주는 도면이다.
도 2는 도 1의 멤리스터 소자의 단면을 보여주는 도면이다.
도 3은 본 발명의 멤리스터 소자를 형성하는 제조 방법을 간략히 보여주는 순서도이다.
도 4는 본 발명의 멤리스터 소자를 형성하는 제조 공정을 도식적으로 보여주는 도면이다.
도 5a 내지 도 5c는 본 발명의 SPE-SiGe 박막을 형성하는 방법과 특징을 보여주는 도면들이다.
도 6은 이온 주입을 통한 고체상 에피택시의 성장을 보여주는 도면이다.
도 7은 SPE-SiGe 박막의 확대된 HRTEM 이미지를 보여준다.
도 8a 내지 도 8c는 본 발명의 SPE-SiGe 박막 기반의 멤리스터 소자의 전류-전압 거동 및 파라미터를 보여주는 도면들이다.
도 9a 내지도 9c는 형성 프로세스 후에 a-Si 기반의 CBRAM 소자와 SPE-SiGe 기반의 CBRAM 소자들에 대한 DC 전압-전류 스윕 측정 결과를 보여주는 그래프들이다.
도 10a 내지 도 10b는 전압이 a-Si 소자 및 SPE-SiGe 소자에 인가될 때 스위칭 레이어에 형성된 전도성 경로를 보여주는 도면들이다.
도 10c 내지 도 10d는 a-Si 기반 소자와 SPE-SiGe 소자에 대해 강화/약화 테스트의 결과를 보여준다.
도 11은 SPE-SiGe 박막의 에칭 특성을 간략히 보여주는 도면이다.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
본 발명에서는 이온 빔 주입을 이용한 고체상 에피택시 공정으로 실리콘-게르마늄(SiGe) 에피택시 박막을 형성하고 CBRAM 소자의 활성층으로 활용하는 새로운 접근법이 제안될 것이다. SiGe 에피택시 박막은 비정질 실리콘(a-Si) 증착, 게르마늄(Ge)이온 주입, 고온 어닐링 등의 순차적 과정에 의해 형성된다. 주입된 게르마늄(Ge) 이온은 a-Si 필름과 실리콘 단결정 웨이퍼 사이의 계면 산화물을 제거하여 SiGe 에피택시 박막의 성장에 도움이 된다. Ge 이온의 주입은 또한 표면 영역 근처의 전위(Dislocation) 루프와 같은 저차원 결함을 유도한다. 결함의 수와 형성 위치는 주입 이온 밀도(fluence) 및 선택적인 주입 영역을 조정하여 제어될 수 있다. 구체적으로 노광 공정을 통해 제작한 미세 패턴된 마스크를 이용하여 선택적으로 주입영역을 조정할 수 있다. 또한, Ge 이온 빔의 가속 전압 및 밀도(fluence)를 조정하여 구조적 결함의 수와 분포를 조정할 수 있다. 여기서, a-Si 기반 CBRAM에 비해 SiGe 에피택시(Epitaxy) 기반 CBRAM의 보다 신뢰할 수 있는 소자 동작이 설명될 것이다. SiGe 에피택시 박막의 사전 형성된 결함 덕분에 SiGe 에피택시 CBRAM 소자는 거의 포밍-프리 동작(forming-free behavior)을 하고 셋 및 리셋 전압의 변화도 줄일 수 있다. 또한, SiGe CBRAM 소자는 a-Si CBRAM에 비해 생물학적 시냅스를 모방하기 위해 요구되는 전도도 업데이트 곡선에서 향상된 선형성을 제공한다.
도 1은 본 발명의 실시 예에 따른 멤리스터 어레이를 간략한 구조를 보여준다. 도 1을 참조하면, 멤리스터 어레이(100)는 금속 이온의 통로 역할을 하는 유도된 저차원 결함을 갖는 멤리스터 소자들(110~190)을 포함할 수 있다.
멤리스터 소자(110)의 단면을 살펴보면, 하부 전극으로 제공되는 기판과, 기판의 상부에 형성되는 반도체 층, 실리콘 질화막(SiNx)층 그리고 상부 전극으로 제공되는 반응성 금속 층을 포함한다. 예시적인 실시 예에서, 기판으로는 고농도(p++)로 도핑된 실리콘(Si) 층이 형성될 수 있다. 반도체 층은 에피택셜 성장 실리콘-게르마늄(SiGe) 층으로 구성될 수 있다. 에피택셜 성장 실리콘-게르마늄(SiGe) 층은 비정질 실리콘 층에 게르마늄(Ge) 이온의 주입 및 열처리를 통해서 형성될 수 있다. 그리고 상부 전극으로 제공되는 반응성 금속 층은 은(Ag)으로 구성될 수 있다. 에피택셜 성장한 실리콘-게르마늄 층의 상부에 실리콘 질화막(SiNx)이 증착되고, 실리콘 질화막(SiNx)에 대한 에칭을 통해서 비아홀(Via hole)이 형성될 수 있다.
본 발명의 멤리스터 소자(110)에 따르면, 에피택셜 성장한 실리콘-게르마늄 층에는 저차원 결함이 유도되고 이 결함을 따라 상부 전극 이온이 이동한다. 그 결과 고전압에서 수행되는 필라멘트 형성 과정이 생략될 수 있으며, 작동 전압과 작동 전압 변동을 줄일 수 있다. 또한, 본 발명에 따르면 시냅스 가중치 업데이트의 선형성이 크게 개선되는 멤리스터 소자를 구현할 수 있다.
여기서, 하부 전극은 실리콘(Si), 백금(Pt), 질화티타늄(TiN), 텅스텐(W) 들 중 적어도 하나의 소재로 형성될 수 있다. 반도체 층은 비정질 실리콘(a-Si), 비정질 게르마늄(a-Ge), 비정질 실리콘-게르마늄(a-SixGey) 중에서 적어도 하나를 포함할 수 있다. 유전체 층은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화질화막(SiOxNy) 중 적어도 하나를 포함할 수 있다. 그리고 반응성 금속 층으로는 은(Ag), 구리(Cu), 구리-은(Ag-Cu) 합금 그리고 니켈(Ni) 중 적어도 하나가 사용될 수 있을 것이다.
도 2는 도 1의 멤리스터 소자의 단면을 보여주는 도면이다. 도 2를 참조하면, 반도체 층으로 고체 상태 에피택셜(Solid Phase Epitaxial: SPE) 성장한 실리콘-게르마늄(이하, SPE-SiGe) 층을 갖는 멤리스터 소자(110)가 예시적으로 설명될 것이다. 멤리스터 소자(110)는 하부 전극으로 제공되는 기판(111)과, 기판(111)의 상부에 형성되는 SPE-SiGe 층(112), 실리콘 질화막(SiNx) 층(113), 그리고 은(Ag) 전극 층(114)을 포함한다.
기판(111)은 고농도로 도핑된 p++ 타입의 실리콘으로 제공될 수 있다. 예를 들면, 기판(111)은 실리콘 웨이퍼일 수 있다. 이어서 SPE-SiGe 층(112)은 실리콘 웨이퍼 상에 저압 화학 증착(LPCVD) 공정을 통해서 비정질 실리콘(a-Si) 층을 형성한 후에 게르마늄(Ge) 이온의 주입 및 고온 어닐링의 순차적 과정을 통해 형성될 수 있다. SPE-SiGe 층(112)을 형성하기 위해 주입된 게르마늄(Ge) 이온은 비정질 실리콘(a-Si) 박막과 실리콘 단결정 웨이퍼 사이에서 고체 상태 에피택시의 성장을 방해하는 계면 산화물을 제거할 수 있다. 따라서, 주입된 게르마늄(Ge) 이온에 의하여 SPE-SiGe 층(112)을 형성하기 위한 실리콘-게르마늄(SiGe) 에피택시 박막의 성장이 활성화될 수 있다. 주입된 게르마늄(Ge) 이온은 또한 표면 영역 근처의 전위(Dislocation) 루프와 같은 저차원 결함을 유도할 수 있다.
SPE-SiGe 층(112)의 상부에는 실리콘 질화막(SiNx, 113)이 형성된다. 실리콘 질화막(113)이 형성된 이후에 에칭 공정을 통해서 비아홀 구조가 형성된다. 이후, 실리콘 질화막(113)의 상부에는 반응성 금속 층으로 은 전극 층(114)이 형성될 것이다.
이상에서는 설명의 편의를 위해 SPE-SiGe 층(112)을 반도체 층으로 갖는 멤리스터 소자(110)가 예시적으로 설명되었다. 하지만, 본 발명의 멤리스터 소자(110)는 다양한 소재들로 조정되거나 변경될 수 있을 것이다. 예를 들면, 하부 전극으로 제공되는 기판(111)은 실리콘(Si), 백금(Pt), 질화티타늄(TiN), 텅스텐(W) 들 중 적어도 하나의 소재로 형성될 수 있다. 유전체 층으로 제공되는 실리콘 질화막(SiNx, 113) 층은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있을 것이다. 그리고 반응성 금속 층으로 제공되는 은 전극 층(114)은 구리(Cu)나 구리-은(Ag-Cu) 합금, 니켈(Ni) 등으로 형성될 수 있다. 더불어, 주입되는 이온으로는 게르마늄(Ge) 대신에 실리콘(Si), 탄소(C) 등이 사용될 수 있음은 잘 이해될 것이다.
도 3은 본 발명의 멤리스터 소자를 형성하는 제조 방법을 간략히 보여주는 순서도이다. 도 3을 참조하면, 본 발명의 제조 방법에 의해서 형성된 SPE-SiGe 층(112)을 통해서 고전압에서 수행되는 필라멘트 형성 과정이 생략될 수 있고, 셋 전압과 리셋 전압과 같은 작동 전압의 변동을 줄일 수 있다. 따라서, 멤리스터 소자의 이상적인 아날로그 시냅스 특성을 구현할 수 있다.
S110 단계에서, 고농도로 도핑된 p++ 타입의 실리콘 기판이 제공된다.
S120 단계에서, 고농도로 도핑된 p++ 타입의 실리콘 기판 상에 비정질 실리콘(a-Si) 층이 형성된다. 비정질 실리콘(a-Si) 층의 바람직한 두께는, 예를 들면, 60nm로 형성될 수 있다. 비정질 실리콘(a-Si) 층을 실리콘 웨이퍼 상에 저압 화학 증착(LPCVD) 공정을 통해서 형성될 수 있다. 저압 화학 증착(LPCVD) 공정을 위해, 예를 들면, 550℃의 증착 온도와 150 mTorr의 공정 압력이 적용될 수 있다.
S130 단계에서, 비정질 실리콘(a-Si) 층에 게르마늄(Ge) 이온이 주입된다. 비정질 실리콘(a-Si) 층에 가속된 게르마늄(Ge) 이온 빔을 조사하는 방식으로 게르마늄(Ge) 이온을 주입할 수 있다. 게르마늄(Ge) 이온의 주입을 통한 주입 이온 조성의 반치폭 두께는 비정질 실리콘(a-Si) 박막 두께의 3/2 배가 될 수 있다. 그리고 주입 Ge 이온의 피크 조성은 2.6 at% 내외(0.5 at% ~ 10 at%)일 수 있다. 이온 주입에 의한 결함 피크 위치는 박막의 두께와 유사할 수 있다. 그리고 이온 주입에 의한 결함 피크 비율은 78.5%(50~100%)일 수 있다. 게르마늄(Ge) 이온의 높은 주입 가속 전압에 의해 a-Si 박막과 c-Si 웨이퍼 사이의 계면에서 효과적으로 계면 산화물을 제거할 수 있다.
S140 단계에서, 이온 주입의 후속으로 열처리(Annealing)가 진행된다. 게르마늄(Ge) 이온이 주입된 a-SiGe 층에 고체상 에피택시(Solid Phase Epitaxy: SPE)를 유도하기 위해 고온 조건(예를 들면, 900℃)에서의 열처리가 적용될 수 있다. 열처리(Annealing)를 통해서 SPE-SiGe 박막을 형성할 수 있다.
S150 단계에서, SPE-SiGe 성장층 상부에 실리콘 질화막(113)이 형성된다.
S160 단계에서, 실리콘 질화막(113)에 비아홀을 형성한다. 비아홀의 형성을 위해, 예를 들면, 실리콘 질화막(SiNx, 113)은 포토 리소그래피에 의해 패턴화된 원형 홀 어레이를 갖는 포토레지스트 마스크를 사용하여 BOE 용액에서 선택적으로 에칭될 수 있다.
S170 단계에서, 비아홀이 형성된 실리콘 질화막(113)의 상부에는 상부 전극이 형성된다. 즉, 비아홀의 상부에 은 전극 층(114)이 형성될 수 있다. 여기서, 은 전극 층(114)은 열 증발기에 의해서 은이 실리콘 질화막(113)에 원통형으로 증착되도록 리프트 오프(Lift-off) 공정을 사용하여 형성될 수도 있다.
도 4는 본 발명의 멤리스터 소자를 형성하는 제조 공정을 도식적으로 보여주는 도면이다. 도 4를 참조하면, 본 발명의 제조 방법에 의해서 통해서 SPE-SiGe 성장층에 저차원 결함을 유도할 수 있고, 결함을 따라 상부 전극 이온이 이동하는 경로를 제공할 수 있다. 본 발명의 제조 방법에 따라 형성된 멤리스터 소자는 이상적인 아날로그 시냅스 특성을 구현할 수 있다.
(a) 공정에서, 고농도로 도핑된 p++ 타입의 실리콘 웨이퍼가 제공된다.
(b) 공정에서, 고농도로 도핑된 p++ 타입의 실리콘 웨이퍼 상에 비정질 실리콘(a-Si) 층(112a)이 형성된다. a-Si 층(112a)은 게르마늄(Ge) 이온이 주입되기 전의 비정질 실리콘 층이다. a-Si 층(112a)은 실리콘 웨이퍼 상에 저압 화학 증착(LPCVD) 공정을 통해서 형성될 수 있다.
(c) 공정에서, a-Si 층(112a)에 게르마늄(Ge) 이온이 주입된다. 고에너지로 가속된 게르마늄(Ge) 이온 빔을 조사하는 방식으로 a-Si 층(112a)에 게르마늄(Ge) 이온을 주입하여 게르마늄(Ge) 주입된 a-SiGe 층(112b)이 형성될 수 있다.
(d) 공정에서, 게르마늄(Ge) 이온 주입의 후속으로 열처리(Annealing)가 진행된다. 게르마늄(Ge) 이온이 주입된 a-SiGe 층에 고체상 에피택시(Solid Phase Epitaxy: SPE)를 유도하기 위해 고온 조건(예를 들면, 900℃)에서의 열처리가 적용될 수 있다. 열처리(Annealing)를 통해서 SPE-SiGe 박막을 형성할 수 있다.
(e) 공정에서, 게르마늄(Ge) 이온이 주입된 SPE-SiGe 층(112)의 상부에는 실리콘 질화막(SiNx, 113)이 형성된다. 실리콘 질화막(113)은 플라즈마 화학증착(PECVD) 기법에 의해서 형성될 수 있을 것이다.
(f) 공정에서, 실리콘 질화막(SiNx, 113)에 비아홀이 형성된다. 비아홀의 형성을 위해, 예를 들면, 실리콘 질화막(SiNx, 113)은 포토 리소그래피에 의해 패턴화된 원형 홀 어레이를 갖는 포토레지스트 마스크를 사용하여 BOE(Bufferd Oxide-Etchant) 용액에서 선택적으로 에칭될 수 있다.
(g) 공정에서, 상부 전극 층이 형성된다. 즉, 비아홀의 상부에 은 전극 층(114)이 형성될 수 있다. 여기서, 은 전극 층(114)은 열 증발기에 의해서 은이 실리콘 질화막(113)에 원통형으로 증착되도록 리프트 오프(Lift-off) 공정을 사용하여 형성될 수 있다.
도 5a 내지 도 5c는 본 발명의 SPE-SiGe 박막을 형성하는 방법과 특징을 보여주는 도면들이다. 도 5a를 참조하면, 이온 주입에 의한 계면 산화물의 제거 효과를 보여준다. 고체상 에피택시(SPE)는 단일 결정의 기판(111)에 a-Si 층(112a)의 증착과 결정화를 위한 후속 어닐링에 의해 에피택시 박막을 생산하는 공정 중 하나이다. 높은 품질의 에피택시 박막을 얻기 위해, 증착된 a-Si 층(112a)의 격자 크기는 기판(111)의 것과 일치해야 한다. 더욱이, 증착된 a-Si 층(112a) 박막과 기판 사이의 계면에는 이물질이 없도록 제어되어야 한다. 실리콘 웨이퍼의 네이티브 산화물은 실온에서도 빠르게 형성되어 a-Si 층(112a)의 상피 성장을 방해한다. 네이티브 산화물을 제거하기 위해, 공정 챔버에서 고온에서 수소 표면 처리가 비정질 실리콘 산화물의 증착 전에 이루어진다. 이온 주입은 계면 산화물(115)을 제거하는 기술 중 하나이다.
도 5b를 참조하면, Ge 이온이 주입된 a-Si 층(112a)은 고체상 에피택시를 유도하기 위해 적정 온도(예를 들면, 900℃)에서 어닐링될 수 있다. 높은 가속 전압으로 주입된 입자는 호스트 요소와 충돌하고, 호스트 요소의 전위를 유도하고 운동 에너지를 잃는다. 이온 충돌에 의해서 계면 산화물이 감소될 수 있다. 더불어, SPE-SiGe 층(112)의 표면에서 특정 깊이까지의 [111] 결정 방향과 함께 조밀하게 분포된 저차원 결함(116)을 유도한다. SPE-SiGe 층(112)의 표면 근처의 저차원 결함(116)은 부분 전위(Partial dislocation)에 이해 둘러싸인 결함을 적층하고 있으며, 이는 일반적으로 애피택셜 성장에서 관찰된다. SPE-SiGe 층(112)의 표면으로 확장된 많은 수의 저차원 결함(116)은 도 5c와 같이 바이어스 조건에서 은(Ag)의 이동 경로로 작용할 것으로 예상된다.
도 6은 이온 주입을 통한 고체상 에피택시의 성장을 보여주는 도면이다. 도 6을 참조하면, 어닐링 전의 (a)에서 LPCVD a-Si 박막과 c-Si 웨이퍼 사이의 원래 인터페이스가 확대되었다. 도 6은 고전압(120kV) 주입에 의한 실리콘 웨이퍼 상의 a-Si 박막의 XTEM 이미지를 보여주는 도면들이다. (a)는 어닐링 전의 LPCVD a-Si 박막과 c-Si 웨이퍼 사이의 초기 계면을 보여준다. (b)는 어닐링 후의 LPCVD a-Si 박막과 c-Si 웨이퍼 사이의 초기 계면의 형태를 보여준다. 그리고 (c)는 (b)의 계면 부분을 확대한 도면이다.
도시된 바와 같이 고전압(예를 들면, 120kV) 주입의 경우 계면 산화물은 확대된 배율에서도 관찰되지 않았고, LPCVD a-Si 박막은 기판 배향을 따라 에피택셜 성장을 보였다. 어닐링 후 비정질화된 실리콘 웨이퍼는 단일 결정 회절 패턴을 보여준다. 주입된 Ge 이온은 SiGe 합금을 만들고 Ge 분률에 따라 격자 크기를 증가시킨다. SiGe 합금의 격자 파라미터는 Ge의 양에 비례하여 변화하고, 결정된 격자 파라미터는 'Vegard'의 법칙에서 추정된 값과 잘 일치하였다.
도 7은 SPE-SiGe 박막의 확대된 HRTEM 이미지를 보여준다. 도 7을 참조하면, 도시된 바와 같이 SPE-SiGe의 표면에 저차원 결함이 형성될 수 있다.
(a)에 제시된 바와 같이 표면에서 40nm의 깊이까지의 [111] 결정 방향과 함께 조밀하게 분포된 결함을 보여준다. 표면 근처의 저차원 결함은 부분 전위(Partial Dislocation)에 의해 둘러싸인 스태킹 결함(Stacking Fault: SF)이며, 이는 일반적으로 애피택셜 성장에서 관찰된다. (b)와 (c)는 (a)에서 '1' 및 '2'로 표시된 영역의 확대된 이미지를 보여준다. (b)의 X-HRTEM 이미지는 애피택셜 박막의 표면 근처에서 관찰된 저차원 결함이 스태킹(Stacking) 결함임을 나타낸다. 전위(Dislocation)는 표면 근처의 스태킹 결함을 둘러싸고 있다. SPE-SiGe 박막에서의 결함의 수 밀도는 수정된 쉬멜 에칭 기술에 의해 실험적으로 결정된다. SPE 박막의 표면으로 확장된 많은 수의 결함은 은(Ag)의 이동 경로로 작용할 것으로 예상된다.
도 8a 내지 도 8c는 본 발명의 SPE-SiGe 박막 기반의 멤리스터 소자의 전류-전압 거동 및 파라미터를 보여주는 도면들이다. 도 8a 내지 도 8c를 참조하면, SPE-SiGe 및 a-Si 박막을 기반으로 하는 CBRAM 소자의 DC 전류-전압 특성과 파라미터 값들이 도시되어 있다.
도 8a는 70nm 두께의 a-Si 기반 CBRAM 소자에 대한 전류-전압 특성을 보여준다. 도 8a를 참조하면, 초기 상태에서 a-Si 기반 CBRAM 소자는 일반적인 저항 스위칭 동작을 위한 형성 프로세스(Forming process)가 필요하다. 형성 전압은 활성층 두께에 의존하며 일반적으로 설정된 전압보다 훨씬 높다.
도 8b는 동일한 두께의 SPE-SiGe 기반의 CBRAM 소자에 대한 전류-전압 특성을 보여준다. SPE-SiGe 기반의 CBRAM 소자에서는 설정 전압과 거의 비슷한 훨씬 낮은 형성 전압을 나타낸다. SPE-SiGe 기반의 박막의 경우, TEM 이미지에서 관찰된 저차원 결함이 전도성 경로로 작용할 것으로 예상된다. 스태킹 결함으로의 금속 이동의 활성화 에너지는 비정질 실리콘 매트릭스 또는 결정상보다 훨씬 낮을 수 있다. a-Si 박막 및 SPE-SiGe 기반 소자의 평균 형성 전압 값은 각각 8.5V(±1.6) 및 2.7V(±0.3)이며 도 8c에 요약되어 있다.
도 9a 내지도 9c는 형성 프로세스 후에 a-Si 기반의 CBRAM 소자와 SPE-SiGe 기반의 CBRAM 소자들에 대한 DC 전압-전류 스윕 측정 결과를 보여주는 그래프들이다. 도 9a 및 도 9b에서 알 수 있듯이, SPE-SiGe 기반의 소자는 전류-전압 곡선에서 훨씬 적은 변동을 나타낸다. 셋 및 리셋 전압 측면에서 SPE-SiGe 기반 소자의 변동 대 평균(Variation to average) 비율은 a-Si 기반 소자보다 낮은 것을 알 수 있다. SPE-SiGe 기반 소자의 감소된 변동은 저차원 결함의 존재 때문인 것으로 간주된다. 상술한 바와 같이 거의 포밍 프리(Forming-free) 특성으로부터 확인된 것처럼 다수의 결함이 소자의 동작 전에 형성된다. a-Si 기반 소자의 경우, 전도성 필라멘트가 형성되어 확률적 방식으로 파열되는 것으로 잘 알려져 있다. 그러나, SPE-SiGe 기반 소자는 은(Ag) 이온에 대한 선택적 확산 경로 역할을 하는 스태킹 결함이 있다. 따라서, 반복된 스위칭 작업 중에 주로 저차원 결함을 통해 은(Ag) 마이그레이션이 발생할 수 있다. 이는 셋 및 리셋 전압의 변동이 감소한 이유가 될 수 있다.
신경형 컴퓨팅을 위한 멤리스터 신경망을 구현하기 위한 중요한 장치 파라미터 중 하나는 연속 전압 펄스와 관련하여 전도도 변화의 비선형성이다. 연속 셋 및 리셋 펄스는 시냅스 강화 모드와 약화를 모방하도록 강제된다. 강화 및 약화 모드에서 비선형성은 기억 신경망의 학습 정확도 1은 본 발명의 실시 예에 따른 멤리스터 어레이를 간략한 구조를 보여준다. 도 1을 참조하면, 멤리스터 어레이(100)는 금속 이온의 통로 역할을 하는 유도된 저차원 결함을 갖는 멤리스터 소자들(110~190)을 포함할 수 있다.
멤리스터 소자(110)의 단면을 살펴보면, 하부 전극으로 제공되는 기판과, 기판의 상부에 형성되는 반도체 층, 실리콘 질화막(SiNx)층 그리고 상부 전극으로 제공되는 반응성 금속 층을 포함한다. 예시적인 실시 예에서, 기판으로는 고농도(p++)로 도핑된 실리콘(Si) 층이 형성될 수 있다. 반도체 층은 에피택셜 성장 실리콘-게르마늄(SiGe) 층으로 구성될 수 있다. 에피택셜 성장 실리콘-게르마늄(SiGe) 층은 비정질 실리콘 층에 게르마늄(Ge) 이온의 주입 및 열처리를 통해서 형성될 수 있다. 그리고 상부 전극으로 제공되는 반응성 금속 층은 은(Ag)으로 구성될 수 있다. 에피택셜 성장한 실리콘-게르마늄 층의 상부에 실리콘 질화막(SiNx)이 증착되고, 실리콘 질화막(SiNx)에 대한 에칭을 통해서 비아홀(Via hole)이 형성될 수 있다.
본 발명의 멤리스터 소자(110)에 따르면, 에피택셜 성장한 실리콘-게르마늄 층에는 저차원 결함이 유도되고 이 결함을 따라 상부 전극 이온이 이동한다. 그 결과 고전압에서 수행되는 필라멘트 형성 과정이 생략될 수 있으며, 작동 전압과 작동 전압 변동을 줄일 수 있다. 또한, 본 발명에 따르면 시냅스 가중치 업데이트의 선형성이 크게 개선되는 멤리스터 소자를 구현할 수 있다.
여기서, 하부 전극은 실리콘(Si), 백금(Pt), 질화티타늄(TiN), 텅스텐(W) 들 중 적어도 하나의 소재로 형성될 수 있다. 반도체 층은 비정질 실리콘(a-Si), 비정질 게르마늄(a-Ge), 비정질 실리콘-게르마늄(a-SixGey) 중에서 적어도 하나를 포함할 수 있다. 유전체 층은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화질화막(SiOxNy) 중 적어도 하나를 포함할 수 있다. 그리고 반응성 금속 층으로는 은(Ag), 구리(Cu), 구리-은(Ag-Cu) 합금 그리고 니켈(Ni) 중 적어도 하나가 사용될 수 있을 것이다.
도 2는 도 1의 멤리스터 소자의 단면을 보여주는 도면이다. 도 2를 참조하면, 반도체 층으로 고체 상태 에피택셜(Solid Phase Epitaxial: SPE) 성장한 실리콘-게르마늄(이하, SPE-SiGe) 층을 갖는 멤리스터 소자(110)가 예시적으로 설명될 것이다. 멤리스터 소자(110)는 하부 전극으로 제공되는 기판(111)과, 기판(111)의 상부에 형성되는 SPE-SiGe 층(112), 실리콘 질화막(SiNx) 층(113), 그리고 은(Ag) 전극 층(114)을 포함한다.
기판(111)은 고농도로 도핑된 p++ 타입의 실리콘으로 제공될 수 있다. 예를 들면, 기판(111)은 실리콘 웨이퍼일 수 있다. 이어서 SPE-SiGe 층(112)은 실리콘 웨이퍼 상에 저압 화학 증착(LPCVD) 공정을 통해서 비정질 실리콘(a-Si) 층을 형성한 후에 게르마늄(Ge) 이온의 주입 및 고온 어닐링의 순차적 과정을 통해 형성될 수 있다. SPE-SiGe 층(112)을 형성하기 위해 주입된 게르마늄(Ge) 이온은 비정질 실리콘(a-Si) 박막과 실리콘 단결정 웨이퍼 사이에서 고체 상태 에피택시의 성장을 방해하는 계면 산화물을 제거할 수 있다. 따라서, 주입된 게르마늄(Ge) 이온에 의하여 SPE-SiGe 층(112)을 형성하기 위한 실리콘-게르마늄(SiGe) 에피택시 박막의 성장이 활성화될 수 있다. 주입된 게르마늄(Ge) 이온은 또한 표면 영역 근처의 전위(Dislocation) 루프와 같은 저차원 결함을 유도할 수 있다.
SPE-SiGe 층(112)의 상부에는 실리콘 질화막(SiNx, 113)이 형성된다. 실리콘 질화막(113)이 형성된 이후에 에칭 공정을 통해서 비아홀 구조가 형성된다. 이후, 실리콘 질화막(113)의 상부에는 반응성 금속 층으로 은 전극 층(114)이 형성될 것이다.
이상에서는 설명의 편의를 위해 SPE-SiGe 층(112)을 반도체 층으로 갖는 멤리스터 소자(110)가 예시적으로 설명되었다. 하지만, 본 발명의 멤리스터 소자(110)는 다양한 소재들로 조정되거나 변경될 수 있을 것이다. 예를 들면, 하부 전극으로 제공되는 기판(111)은 실리콘(Si), 백금(Pt), 질화티타늄(TiN), 텅스텐(W) 들 중 적어도 하나의 소재로 형성될 수 있다. 유전체 층으로 제공되는 실리콘 질화막(SiNx, 113) 층은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있을 것이다. 그리고 반응성 금속 층으로 제공되는 은 전극 층(114)은 구리(Cu)나 구리-은(Ag-Cu) 합금, 니켈(Ni) 등으로 형성될 수 있다. 더불어, 주입되는 이온으로는 게르마늄(Ge) 대신에 실리콘(Si), 탄소(C) 등이 사용될 수 있음은 잘 이해될 것이다.
도 3은 본 발명의 멤리스터 소자를 형성하는 제조 방법을 간략히 보여주는 순서도이다. 도 3을 참조하면, 본 발명의 제조 방법에 의해서 형성된 SPE-SiGe 층(112)을 통해서 고전압에서 수행되는 필라멘트 형성 과정이 생략될 수 있고, 셋 전압과 리셋 전압과 같은 작동 전압의 변동을 줄일 수 있다. 따라서, 멤리스터 소자의 이상적인 아날로그 시냅스 특성을 구현할 수 있다.
S110 단계에서, 고농도로 도핑된 p++ 타입의 실리콘 기판이 제공된다.
S120 단계에서, 고농도로 도핑된 p++ 타입의 실리콘 기판 상에 비정질 실리콘(a-Si) 층이 형성된다. 비정질 실리콘(a-Si) 층의 바람직한 두께는, 예를 들면, 60nm로 형성될 수 있다. 비정질 실리콘(a-Si) 층을 실리콘 웨이퍼 상에 저압 화학 증착(LPCVD) 공정을 통해서 형성될 수 있다. 저압 화학 증착(LPCVD) 공정을 위해, 예를 들면, 550℃의 증착 온도와 150 mTorr의 공정 압력이 적용될 수 있다.
S130 단계에서, 비정질 실리콘(a-Si) 층에 게르마늄(Ge) 이온이 주입된다. 비정질 실리콘(a-Si) 층에 가속된 게르마늄(Ge) 이온 빔을 조사하는 방식으로 게르마늄(Ge) 이온을 주입할 수 있다. 게르마늄(Ge) 이온의 주입을 통한 주입 이온 조성의 반치폭 두께는 비정질 실리콘(a-Si) 박막 두께의 3/2 배가 될 수 있다. 그리고 주입 Ge 이온의 피크 조성은 2.6 at% 내외(0.5 at% ~ 10 at%)일 수 있다. 이온 주입에 의한 결함 피크 위치는 박막의 두께와 유사할 수 있다. 그리고 이온 주입에 의한 결함 피크 비율은 78.5%(50~100%)일 수 있다. 게르마늄(Ge) 이온의 높은 주입 가속 전압에 의해 a-Si 박막과 c-Si 웨이퍼 사이의 계면에서 효과적으로 계면 산화물을 제거할 수 있다.
S140 단계에서, 이온 주입의 후속으로 열처리(Annealing)가 진행된다. 게르마늄(Ge) 이온이 주입된 a-SiGe 층에 고체상 에피택시(Solid Phase Epitaxy: SPE)를 유도하기 위해 고온 조건(예를 들면, 900℃에서의 열처리가 적용될 수 있다. 열처리(Annealing)를 통해서 SPE-SiGe 박막을 형성할 수 있다.
S150 단계에서, SPE-SiGe 성장층 상부에 실리콘 질화막(113)이 형성된다.
S160 단계에서, 실리콘 질화막(113)에 비아홀을 형성한다. 비아홀의 형성을 위해, 예를 들면, 실리콘 질화막(SiNx, 113)은 포토 리소그래피에 의해 패턴화된 원형 홀 어레이를 갖는 포토레지스트 마스크를 사용하여 BOE 용액에서 선택적으로 에칭될 수 있다.
S170 단계에서, 비아홀이 형성된 실리콘 질화막(113)의 상부에는 상부 전극이 형성된다. 즉, 비아홀의 상부에 은 전극 층(114)이 형성될 수 있다. 여기서, 은 전극 층(114)은 열 증발기에 의해서 은이 실리콘 질화막(113)에 원통형으로 증착되도록 리프트 오프(Lift-off) 공정을 사용하여 형성될 수도 있다.
도 4는 본 발명의 멤리스터 소자를 형성하는 제조 공정을 도식적으로 보여주는 도면이다. 도 4를 참조하면, 본 발명의 제조 방법에 의해서 통해서 SPE-SiGe 성장층에 저차원 결함을 유도할 수 있고, 결함을 따라 상부 전극 이온이 이동하는 경로를 제공할 수 있다. 본 발명의 제조 방법에 따라 형성된 멤리스터 소자는 이상적인 아날로그 시냅스 특성을 구현할 수 있다.
(a) 공정에서, 고농도로 도핑된 p++ 타입의 실리콘 웨이퍼가 제공된다.
(b) 공정에서, 고농도로 도핑된 p++ 타입의 실리콘 웨이퍼 상에 비정질 실리콘(a-Si) 층(112a)이 형성된다. a-Si 층(112a)은 게르마늄(Ge) 이온이 주입되기 전의 비정질 실리콘 층이다. a-Si 층(112a)은 실리콘 웨이퍼 상에 저압 화학 증착(LPCVD) 공정을 통해서 형성될 수 있다.
(c) 공정에서, a-Si 층(112a)에 게르마늄(Ge) 이온이 주입된다. 고에너지로 가속된 게르마늄(Ge) 이온 빔을 조사하는 방식으로 a-Si 층(112a)에 게르마늄(Ge) 이온을 주입하여 게르마늄(Ge) 주입된 a-SiGe 층(112b)이 형성될 수 있다.
(d) 공정에서, 게르마늄(Ge) 이온 주입의 후속으로 열처리(Annealing)가 진행된다. 게르마늄(Ge) 이온이 주입된 a-SiGe 층에 고체상 에피택시(Solid Phase Epitaxy: SPE)를 유도하기 위해 고온 조건(예를 들면, 900℃에서의 열처리가 적용될 수 있다. 열처리(Annealing)를 통해서 SPE-SiGe 박막을 형성할 수 있다.
(e) 공정에서, 게르마늄(Ge) 이온이 주입된 SPE-SiGe 층(112)의 상부에는 실리콘 질화막(SiNx, 113)이 형성된다. 실리콘 질화막(113)은 플라즈마 화학증착(PECVD) 기법에 의해서 형성될 수 있을 것이다.
(f) 공정에서, 실리콘 질화막(SiNx, 113)에 비아홀이 형성된다. 비아홀의 형성을 위해, 예를 들면, 실리콘 질화막(SiNx, 113)은 포토 리소그래피에 의해 패턴화된 원형 홀 어레이를 갖는 포토레지스트 마스크를 사용하여 BOE(Bufferd Oxide-Etchant) 용액에서 선택적으로 에칭될 수 있다.
(g) 공정에서, 상부 전극 층이 형성된다. 즉, 비아홀의 상부에 은 전극 층(114)이 형성될 수 있다. 여기서, 은 전극 층(114)은 열 증발기에 의해서 은이 실리콘 질화막(113)에 원통형으로 증착되도록 리프트 오프(Lift-off) 공정을 사용하여 형성될 수 있다.
도 5a 내지 도 5c는 본 발명의 SPE-SiGe 박막을 형성하는 방법과 특징을 보여주는 도면들이다. 도 5a를 참조하면, 이온 주입에 의한 계면 산화물의 제거 효과를 보여준다. 고체상 에피택시(SPE) 성장은 단일 결정의 기판(111)에 a-Si 층(112a)의 증착과 결정화를 위한 후속 어닐링에 의해 에피택시 박막을 생산하는 공정 중 하나이다. 높은 품질의 에피택시 박막을 얻기 위해, 증착된 a-Si 층(112a)의 격자 크기는 기판(111)의 것과 일치해야 한다. 더욱이, 증착된 a-Si 층(112a) 박막과 기판 사이의 계면에는 이물질이 없도록 제어되어야 한다. 실리콘 웨이퍼의 네이티브 산화물은 실온에서도 빠르게 형성되어 a-Si 층(112a)의 에피텍셜 성장을 방해한다. 이온 주입은 계면 산화물(115)을 제거하는 기술 중 하나이다.
도 5b를 참조하면, Ge 이온이 주입된 a-Si 층(112a)은 고체상 에피택시를 유도하기 위해 적정 온도(예를 들면, 900℃에서 어닐링될 수 있다. 높은 가속 전압으로 주입된 입자는 호스트 요소와 충돌하고, 호스트 요소의 변위를 유도하고 운동 에너지를 잃는다. 이온 충돌에 의해서 계면 산화물이 감소될 수 있다. 더불어, SPE-SiGe 층(112)의 표면에서 특정 깊이까지의 [111] 결정 방향과 함께 조밀하게 분포된 저차원 결함(116)을 유도한다. SPE-SiGe 층(112)의 표면 근처의 저차원 결함(116)은 부분 전위(Partial dislocation)에 의해 둘러싸인 적층 결함이며, 이는 일반적으로 에피택셜 성장에서 관찰된다. SPE-SiGe 층(112)의 표면으로 확장된 많은 수의 저차원 결함(116)은 도 5c와 같이 바이어스 조건에서 은(Ag)의 이동 경로로 작용할 것으로 예상된다.
도 6은 이온 주입을 통한 고체상 에피택시의 성장을 보여주는 도면이다. 도 6을 참조하면, 어닐링 전의 (a)에서 LPCVD a-Si 박막과 c-Si 웨이퍼 사이의 원래 인터페이스가 확대되었다. 도 6은 고전압(120kV) 주입에 의한 실리콘 웨이퍼 상의 a-Si 박막의 XTEM 이미지를 보여주는 도면들이다. (a)는 어닐링 전의 LPCVD a-Si 박막과 c-Si 웨이퍼 사이의 초기 계면을 보여준다. (b)는 어닐링 후의 LPCVD a-Si 박막과 c-Si 웨이퍼 사이의 초기 계면의 형태를 보여준다. 그리고 (c)는 (b)의 계면 부분을 확대한 도면이다.
도시된 바와 같이 고전압(예를 들면, 120kV) 주입의 경우 계면 산화물은 확대된 배율에서도 관찰되지 않았고, LPCVD a-Si 박막은 기판 배향을 따라 에피택셜 성장을 보였다. 어닐링 후 결정화된 실리콘 웨이퍼는 단일 결정 회절 패턴을 보여준다. 주입된 Ge 이온은 SiGe 합금을 만들고 Ge 분률에 따라 격자 크기를 증가시킨다. SiGe 합금의 격자 파라미터는 Ge의 양에 비례하여 변화하고, 결정된 격자 파라미터는 'Vegard'의 법칙에서 추정된 값과 잘 일치하였다.
도 7은 SPE-SiGe 박막의 확대된 HRTEM 이미지를 보여준다. 도 7을 참조하면, 도시된 바와 같이 SPE-SiGe의 표면에 저차원 결함이 형성될 수 있다.
(a)에 제시된 바와 같이 표면에서 40nm의 깊이까지의 [111] 결정 방향과 함께 조밀하게 분포된 결함을 보여준다. 표면 근처의 저차원 결함은 부분 전위(Partial Dislocation)에 의해 둘러싸인 스태킹 결함(Stacking Fault: SF)이며, 이는 일반적으로 에피택셜 성장에서 관찰된다. (b)와 (c)는 (a)에서 '1' 및 '2'로 표시된 영역의 확대된 이미지를 보여준다. (b)의 X-HRTEM 이미지는 에피택셜 박막의 표면 근처에서 관찰된 저차원 결함이 스태킹(Stacking) 결함임을 나타낸다. 전위(Dislocation)는 표면 근처의 스태킹 결함을 둘러싸고 있다. SPE-SiGe 박막에서의 결함의 수 밀도는 수정된 쉬멜 에칭 기술에 의해 실험적으로 결정된다. SPE 박막의 표면으로 확장된 많은 수의 결함은 은(Ag)의 이동 경로로 작용할 것으로 예상된다.
도 8a 내지 도 8c는 본 발명의 SPE-SiGe 박막 기반의 멤리스터 소자의 전류-전압 거동 및 파라미터를 보여주는 도면들이다. 도 8a 내지 도 8c를 참조하면, SPE-SiGe 및 a-Si 박막을 기반으로 하는 CBRAM 소자의 DC 전류-전압 특성과 파라미터 값들이 도시되어 있다.
도 8a는 60nm 두께의 a-Si 기반 CBRAM 소자에 대한 전류-전압 특성을 보여준다. 도 8a를 참조하면, 초기 상태에서 a-Si 기반 CBRAM 소자는 일반적인 저항 스위칭 동작을 위한 형성 프로세스(Forming process)가 필요하다. 형성 전압은 활성층 두께에 의존하며 일반적으로 셋 전압보다 훨씬 높다.
도 8b는 동일한 두께의 SPE-SiGe 기반의 CBRAM 소자에 대한 전류-전압 특성을 보여준다. SPE-SiGe 기반의 CBRAM 소자에서는 셋 전압과 거의 비슷한 훨씬 낮은 형성 전압을 나타낸다. SPE-SiGe 기반의 박막의 경우, TEM 이미지에서 관찰된 저차원 결함이 전도성 경로로 작용할 것으로 예상된다. 스태킹 결함으로의 금속 이동의 활성화 에너지는 비정질 실리콘 매트릭스 또는 결정상보다 훨씬 낮을 수 있다. a-Si 박막 및 SPE-SiGe 기반 소자의 평균 형성 전압 값은 각각 8.5V(±1.6) 및 2.7V(±0.3)이며 도 8c에 요약되어 있다.
도 9a 내지도 9c는 형성 프로세스 후에 a-Si 기반의 CBRAM 소자와 SPE-SiGe 기반의 CBRAM 소자들에 대한 DC 전압-전류 스윕 측정 결과를 보여주는 그래프들이다. 도 9a 및 도 9b에서 알 수 있듯이, SPE-SiGe 기반의 소자는 전류-전압 곡선에서 훨씬 적은 변동을 나타낸다. 셋 및 리셋 전압 측면에서 SPE-SiGe 기반 소자의 변동 대 평균(Variation to average) 비율은 a-Si 기반 소자보다 낮은 것을 알 수 있다. SPE-SiGe 기반 소자의 감소된 변동은 저차원 결함의 존재 때문인 것으로 간주된다. 상술한 바와 같이 거의 포밍 프리(Forming-free) 특성으로부터 확인된 것처럼 다수의 결함이 소자의 동작 전에 형성된다. a-Si 기반 소자의 경우, 전도성 필라멘트가 형성되어 확률적 방식으로 파열되는 것으로 잘 알려져 있다. 그러나, SPE-SiGe 기반 소자는 은(Ag) 이온에 대한 선택적 확산 경로 역할을 하는 스태킹 결함이 있다. 따라서, 반복된 스위칭 작업 중에 주로 저차원 결함을 통해 은(Ag) 마이그레이션이 발생할 수 있다. 이는 셋 및 리셋 전압의 변동이 감소한 이유가 될 수 있다.
신경 모사 컴퓨팅을 위한 멤리스터 신경망을 구현하기 위한 중요한 장치 파라미터 중 하나는 연속 전압 펄스와 관련하여 전도도 변화의 비선형성이다. 연속 셋 및 리셋 펄스는 시냅스 강화 모드와 약화 모드를 모방하도록 강제된다. 강화 및 약화 모드에서 비선형성은 기억 신경망의 학습 정확도와 관련이 있다. SPE-SiGe 박막에 있는 스태킹 결함은 소수의 강한 전도성 필라멘트가 아닌 다수의 전도성 필라멘트로 작동할 수 있다. 따라서 일반적인 저항 메모리 장치에서 관찰되는 갑작스러운 스위칭 동작은 SPE-SiGe 기반의 메모리 장치에서 억제될 수 있다.
도 10a 내지 도 10b는 전압이 a-Si 소자 및 SPE-SiGe 소자에 인가될 때 스위칭 레이어에 형성된 전도성 경로를 보여주는 도면들이다. 그리고 도 10c 내지 도 10d는 전압이 a-Si 소자 및 SPE-SiGe 소자에 전도도 업데이트 곡선을 보여주는 도면들이다.
도 10a 내지 도 10b를 참조하면, a-Si 기반 소자에는 강력한 전도성 필라멘트(210)가 존재하지만, SPE-SiGe 소자에는 다수의 약한 필라멘트들(220)이 존재한다. 이것은 반복적인 동일 전압 펄스들에 대해 강화 모드 및 약화 모드에서 점진적인 전도성 업데이트를 이끌어 낼 것으로 예상된다.
도 10c 내지 도 10d는 a-Si 기반 소자와 SPE-SiGe 소자에 대해 강화/약화 테스트의 결과를 보여준다. 도시된 바와 같이, 도 10c의 a-Si 소자의 경우, 동일한 전압 펄스가 연속적으로 인가될 때, 단지 몇 번의 펄스 후에도 강화 모드 및 약화 모드 모두에서 전도도의 급격한 증가 및 감소가 관찰되었다. 그러나 도 10d의 SPE-SiGe 소자의 경우, 강화 모드 및 약화 모드 모두에서 전도도의 점진적 증가 및 감소가 관찰되었다. SPE-SiGe 소자의 비선형 값은 아래의 수학식 1 내지 수학식 3의 회전 방정식들에서 추출될 수 있다.
여기서, GP와 GD는 각각 강화 및 약화에 대한 컨덕턴스이다. Gmax 및 Gmin은 실험 결과에서 추출된 최대 및 최소 컨덕턴스이다. P와 Pmax는 각각의 모드에서 펄스 수와 최대 펄스 수이다. νP 및 νD는 각각 강화 및 약화에서 멤리스터 컨덕턴스 업데이트의 비선형성이며, 위의 수학식들을 충족하는 값으로 결정될 것이다.
상술한 방정식으로부터, SPE-SiGe 소자의 강화 모드에서의 비선형성은 7.8이고, 약화 모드에서의 비선형성은 -4.1이다. 같은 방식으로, a-Si 소자의 비선형값은 강화 및 약화 모드에서 18.9 및 -108.4로 결정되었다. 이 결과는 다중 스태킹 결함이 있는 SPE-SiGe 기반 CBRAM 소자가 저차원 결함과 함께 선택적 Ag 마이그레이션으로 인해 보다 점진적인 전도도 업데이트 동작을 가짐을 의미한다.
도 11은 SPE-SiGe 박막의 에칭 특성을 간략히 보여주는 도면이다. 도 11을 참조하면, 실리콘(Si) 기판 상의 SPE-SiGe 박막을 5초 동안 쉬멜(Schimmel) 에칭액으로 에칭한 결과를 보여준다. (a)에 도시된 SPE-SiGe 박막의 에칭된 표면에 생성된 단위 면적당 식공(Etch pit)의 갯수를 구할 수 있다. (b)에는 순수 실리콘에 대해 60초 동안 동일한 에칭액으로 에칭한 후에 측정된 식공 밀도(Etch pit)와 SPE-SiGe 박막의 식공 밀도(Etch pit)가 비교되어 있다. SPE-SiGe 박막의 식공 밀도(Etch pit)가 순수 실리콘(Baer Si)에 비해 더 높게 나타남을 알 수 있다. 식공 밀도(Etch pit)를 고려하면, SPE-SiGe 박막을 사용하는 멤리스터 소자에서 균일(Uniform)한 결함을 제공하기에 충분히 조밀한 것을 알 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
Claims (5)
- 멤리스터 소자에 있어서:
하부 전극;
상기 하부 전극의 상부에 형성되는 에피택셜 성장한 실리콘-게르마늄 층;
상기 실리콘-게르마늄 층의 상부에 형성되는 유전체 층;
상기 실리콘 질화막 층에 형성되는 비아홀; 그리고
상기 비아홀의 상부에 형성되는 상부 전극 층을 포함하되,
상기 실리콘-게르마늄 층은 상기 상부 전극 층의 금속 이온의 통로로 제공되는 저차원 결함을 유도하기 위한 게르마늄 이온 주입 공정을 통해서 형성되는 멤리스터 소자. - 제 1 항에 있어서,
상기 이온 주입 공정은 상기 하부 전극과 상기 실리콘-게르마늄 층 사이에 위치하는 계면 산화물을 제거하는 위한 조건으로 수행되는 멤리스터 소자. - 제 1 항에 있어서,
상기 상부 전극 층은 은(Ag), 구리(Cu), 은-구리(Ag-Cu) 합금 그리고 니켈(Ni) 중 적어도 하나의 반응성 금속으로 형성되는 멤리스터 소자. - 제 1 항에 있어서,
상기 유전체 층은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화질화막(SiOxNy) 들 중 적어도 하나의 소재로 형성되는 멤리스터 소자. - 제 1 항에 있어서,
상기 게르마늄 이온의 주입에 따른 이온 조성 반치폭의 두께는 상기 실리콘-게르마늄 층의 두께의 1.5배인 멤리스터 소자.
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