WO2013051267A1 - 不揮発性記憶素子および不揮発性記憶装置 - Google Patents

不揮発性記憶素子および不揮発性記憶装置 Download PDF

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高木　剛
三谷　覚
村岡　俊作
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Definitions

  • the present invention relates to a nonvolatile memory element, and more particularly to a variable resistance nonvolatile memory element whose resistance value reversibly changes in accordance with an applied electrical signal and a nonvolatile memory device including the nonvolatile memory element. .
  • ReRAM nonvolatile memory device
  • nonvolatile memory elements are roughly classified into two types depending on the material (resistance change material) used for the resistance change layer.
  • One of them is a perovskite material (Pr 1-x Ca x MnO 3 (PCMO), La 1-x Sr x MnO 3 (LSMO), GdBaCo x O y (GBCO), etc.) disclosed in Patent Document 1 and the like) Is a variable resistance nonvolatile memory element using the above as a variable resistance material.
  • the other is a variable resistance nonvolatile memory element using a binary transition metal oxide as a variable resistance material. Since the binary transition metal oxide has a very simple composition and structure as compared with the above-described perovskite material, composition control and film formation during manufacture are easy. In addition, there is an advantage that the compatibility with the semiconductor manufacturing process is relatively good, and many studies have been made in recent years.
  • FIG. 17 is a cross-sectional view showing a configuration of a conventional nonvolatile memory element 1400 disclosed in Patent Document 2. As shown in FIG.
  • a conventional nonvolatile memory element using a transition metal oxide is in a state where resistance can be changed by forming a filament in the resistance change layer by applying an initial break voltage. At this time, the filament formed in the resistance change layer penetrates the resistance change layer so as to connect the first electrode and the second electrode.
  • the variable resistance element having such a filament has a problem in that the variation in resistance value of the variable resistance layer in the resistance change increases, and the variation in resistance change characteristics increases.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a nonvolatile memory element and a nonvolatile memory device in which variation in resistance change characteristics is small.
  • a nonvolatile memory element includes a first electrode, a second electrode, and the first electrode and the second electrode. And a resistance change layer that reversibly transits between a high resistance state and a low resistance state based on a voltage polarity applied between the first electrode and the second electrode.
  • a nonvolatile memory element with little variation in resistance change characteristics can be obtained by controlling resistance change in a local region.
  • miniaturization and large capacity of a nonvolatile memory device using the nonvolatile memory element can be realized.
  • FIG. 1 is a cross-sectional view of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 2A is a diagram for explaining formation of a filament in a local region.
  • FIG. 2B is a diagram for explaining formation of a filament in a local region.
  • FIG. 2C is a diagram for explaining formation of a filament in a local region.
  • FIG. 3A is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 3B is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 3A is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 3B is a cross-sectional view showing a method for manufacturing the main part of the
  • FIG. 3C is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 3D is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 4 is a diagram illustrating an operation example of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 5A shows a nonvolatile memory element using an oxygen-deficient tantalum oxide for the resistance change layer according to Embodiment 1 of the present invention when Pt is used for the first electrode and the second electrode.
  • FIG. 5B shows a non-volatile memory element using oxygen-deficient tantalum oxide for the resistance change layer according to Embodiment 1 of the present invention when Pt is used for the first electrode and the second electrode. It is a figure which shows the initial break voltage dependence of the resistance change with respect to the application frequency of a voltage pulse.
  • FIG. 5C shows a non-volatile memory element using oxygen-deficient tantalum oxide for the resistance change layer according to Embodiment 1 of the present invention when Pt is used for the first electrode and the second electrode. It is a figure which shows the initial break voltage dependence of the resistance change with respect to the application frequency of a voltage pulse.
  • FIG. 5B shows a non-volatile memory element using oxygen-deficient tantalum oxide for the resistance change layer according to Embodiment 1 of the present invention when Pt is used for the first electrode and the second electrode. It is a figure which shows the initial break voltage dependence of the resistance change with respect to the application frequency of a voltage pulse.
  • FIG. 5D shows a nonvolatile memory element using oxygen-deficient tantalum oxide for the resistance change layer according to Embodiment 1 of the present invention, when Pt is used for the first electrode and the second electrode. It is a figure which shows the normal distribution of the electric current value in a high resistance state, and the resistance value in a low resistance state.
  • FIG. 5E is a diagram showing the initial break voltage dependence of the slope of the normal distribution of the current value in the high resistance state and the current value in the low resistance state of FIG. 5D.
  • FIG. 6A shows a case where Pt is used for the first electrode and the second electrode in the nonvolatile memory element using the oxygen-deficient tantalum oxide for the resistance change layer according to Embodiment 1 of the present invention.
  • FIG. 6B shows a non-volatile memory element using oxygen-deficient tantalum oxide for the resistance change layer according to Embodiment 1 of the present invention when Pt is used for the first electrode and the second electrode. It is a figure which shows the resistance change with respect to the application frequency of a voltage pulse.
  • 6C shows a nonvolatile memory element using oxygen-deficient tantalum oxide for the resistance change layer according to Embodiment 1 of the present invention when Pt is used for the first electrode and the second electrode.
  • FIG. It is a figure which shows the resistance change with respect to the application frequency of a voltage pulse.
  • FIG. 7 is a cross-sectional view of a nonvolatile memory element according to a variation of Embodiment 1 of the present invention.
  • FIG. 8A is a TEM photograph of a local region of a nonvolatile memory element operated with an initial break voltage of ⁇ 2.5V.
  • FIG. 8B is a TEM photograph of a local region of a nonvolatile memory element operated with an initial break voltage of ⁇ 5.0V.
  • FIG. 9 is a diagram for explaining a typical example of the oxygen content of the resistance change layer according to Embodiment 1 of the present invention.
  • FIG. 10 is a block diagram showing a configuration of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 10 is a block diagram showing a configuration of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 11 is a perspective view showing the configuration (configuration corresponding to 4 bits) of part A in FIG.
  • FIG. 12 is a cross-sectional view showing a configuration of a nonvolatile memory element included in the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 13 is a timing chart showing an operation example of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 14 is a block diagram showing a configuration of the nonvolatile memory device according to Embodiment 3 of the present invention.
  • FIG. 15 is a cross-sectional view showing the configuration (configuration corresponding to 2 bits) of part C in FIG.
  • FIG. 16 is a timing chart showing an operation example of the nonvolatile memory device according to Embodiment 3 of the present invention.
  • FIG. 17 is a cross-sectional view of a conventional nonvolatile memory element.
  • the nonvolatile memory element includes a first electrode, a second electrode, and the first electrode and the second electrode interposed between the first electrode and the second electrode.
  • a resistance change layer that reversibly transits between a high resistance state and a low resistance state based on a voltage polarity applied between the second electrodes, and the resistance change layer includes a first metal oxide. 1 oxide layer, and disposed between and in contact with the first oxide layer and the second electrode, and includes an oxide of a second metal and oxygen as compared with the first oxide layer.
  • a second oxide layer having a small deficiency, and the first oxide layer and the second oxide layer are disposed in contact with the second electrode and are not in contact with the first electrode.
  • the oxygen deficiency is larger than that of the second oxide layer, and the first oxide layer includes a local region having a different oxygen deficiency.
  • the initial break voltage can be lowered and the resistance can be changed at a low voltage. Further, since the local region is not in contact with the first electrode, the resistance change of the parasitic resistance caused by the influence of the first electrode can be suppressed, and the variation in resistance change characteristics can be reduced.
  • the local region is disposed in the first oxide layer, is not in contact with the first electrode, and has a first oxygen locality greater than that of the first oxide layer.
  • a region, and between the first local region and the second electrode are disposed in contact with the first local region and the second electrode, and the oxygen deficiency is lower than that of the first local region.
  • a second local region that is small and has a larger oxygen deficiency than the second oxide layer.
  • the resistance change layer may transition between a high resistance state and a low resistance state in the second local region.
  • the second local region may have a portion smaller than the thickness of the second oxide layer in the thickness in the direction from the first electrode toward the second electrode.
  • the metal oxide contained in the second oxide layer and the first oxide layer may be the same kind of metal oxide.
  • the same kind of metal may be Ta.
  • first electrode and the second electrode may be made of the same material.
  • nonvolatile memory element may further include a load element electrically connected to the resistance change layer.
  • the load element may be a fixed resistor, a transistor, or a diode.
  • variable resistance layer only one first local region may be formed in the variable resistance layer.
  • a nonvolatile memory device includes a substrate, a plurality of first wirings formed in parallel to each other on the substrate, and a main substrate above the plurality of first wirings.
  • a plurality of second wirings formed parallel to each other in a plane parallel to the surface and three-dimensionally intersecting with the plurality of first wirings; the plurality of first wirings; and the plurality of second wirings 10.
  • a memory cell array comprising the nonvolatile memory element according to claim 1 provided corresponding to a three-dimensional intersection with the memory cell array, and at least one of the nonvolatile memory element comprising the memory cell array.
  • a selection circuit for selecting one nonvolatile memory element, a writing circuit for writing data by applying a voltage to the nonvolatile memory element selected by the selection circuit, and a resistance of the nonvolatile memory element selected by the selection circuit The value To output, characterized in that it comprises a read circuit for reading data.
  • the nonvolatile memory element may include a current control element electrically connected to the resistance change layer.
  • a nonvolatile memory device is connected to a substrate, a plurality of word lines and a plurality of bit lines, and the plurality of word lines and the plurality of bit lines formed over the substrate.
  • a memory cell array including a plurality of transistors, and a plurality of the nonvolatile memory elements provided in one-to-one correspondence with the plurality of transistors, and at least one of the nonvolatile memory elements included in the memory cell array.
  • a selection circuit for selecting a nonvolatile memory element a writing circuit for writing data by applying a voltage to the nonvolatile memory element selected by the selection circuit, and a resistance value of the nonvolatile memory element selected by the selection circuit
  • a readout circuit for reading out data by detecting.
  • a nonvolatile memory element with little variation in resistance change characteristics can be obtained by controlling resistance change in a local region.
  • miniaturization and large capacity of a nonvolatile memory device using the nonvolatile memory element can be realized.
  • FIG. 1 is a cross-sectional view showing a configuration example of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • the nonvolatile memory element 100 of this embodiment includes a substrate 101, an interlayer insulating film 102 formed on the substrate 101, a first electrode 103 formed on the interlayer insulating film 102, a second electrode An electrode 106 and a resistance change layer 104 sandwiched between the first electrode 103 and the second electrode 106 are provided.
  • the resistance change layer 104 is interposed between the first electrode 103 and the second electrode 106 and reversibly based on an electrical signal applied between the first electrode 103 and the second electrode 106. It is a layer whose resistance value changes.
  • the resistance change layer 104 is a layer that reversibly transitions between a high resistance state and a low resistance state in accordance with the polarity of a voltage applied between the first electrode 103 and the second electrode 106.
  • the resistance change layer 104 is formed on the first oxide layer 104 a connected to the first electrode 103 and the second oxide 106 formed on the first oxide layer 104 a and connected to the second electrode 106. It is configured by stacking at least two layers with the oxide layer 104b, and is disposed in contact with the second electrode 106 in the first oxide layer 104a and the second oxide layer 104b. A local region 105 that is not in contact is provided. At least part of the local region 105 is formed in the second oxide layer 104b, and the degree of oxygen deficiency reversibly changes in accordance with the application of the electric pulse. The local region 105 is considered to include a filament composed of oxygen defect sites.
  • the resistance change phenomenon in the variable resistance layer 104 of the laminated structure is considered that the resistance value changes when an oxidation-reduction reaction occurs in the minute local region 105 and the filament (conductive path) in the local region 105 changes. It is done.
  • the resistance change layer 104 has a stacked structure of a first oxide layer 104a and a second oxide layer 104b.
  • the first oxide layer 104a includes an oxygen-deficient first metal oxide
  • the second oxide layer 104b is a second metal having a lower degree of oxygen deficiency than the first metal oxide. Of oxides. Therefore, the oxygen deficiency of the second oxide layer 104b is smaller than the oxygen deficiency of the first oxide layer. Therefore, the resistance value of the second oxide layer 104b is higher than the resistance value of the first oxide layer 104a.
  • the resistance change layer 104 includes a stacked structure of a first oxide layer 104a including at least a first metal oxide and a second oxide layer 104b including a second metal oxide. .
  • the first oxide layer 104a is disposed between the first electrode 103 and the second oxide layer 104b, and the second oxide layer 104b is formed between the first oxide layer 104a and the second oxide layer 104b.
  • the thickness of the second oxide layer 104b may be smaller than the thickness of the first oxide layer 104a. In this case, a structure in which a later-described local region 105 is not in contact with the first electrode 103 can be easily formed. Since the resistance value of the second oxide layer 104b is higher than the resistance value of the first oxide layer 104a, the electric field applied to the resistance change layer 104 tends to concentrate on the second oxide layer 104b.
  • oxygen deficiency refers to the stoichiometric composition of a metal oxide (if there are a plurality of stoichiometric compositions, the resistance value is the highest among them. It refers to the proportion of oxygen that is deficient with respect to the amount of oxygen that constitutes the oxide of the stoichiometric composition. Stoichiometric metal oxides are more stable and have higher resistance values than other metal oxides.
  • the oxide having the stoichiometric composition according to the above definition is Ta 2 O 5 , and can be expressed as TaO 2.5 .
  • the oxygen deficiency of the oxygen-excess metal oxide has a negative value.
  • the oxygen deficiency is described as including a positive value, 0, and a negative value.
  • An oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a stoichiometric oxide, and an oxide with a high degree of oxygen deficiency has a low resistance value because it is closer to the metal constituting the oxide.
  • oxygen content is used instead of “oxygen deficiency” when the metals constituting the first oxide layer 104a and the second oxide layer 104b are of the same type. May be used. “High oxygen content” corresponds to “low oxygen deficiency” and “low oxygen content” corresponds to “high oxygen deficiency”.
  • the resistance change layer 104 according to this embodiment is not limited to the case where the metals constituting the first oxide layer 104a and the second oxide layer 104b are the same type. Absent.
  • Oxygen content is the ratio of oxygen atoms to the total number of atoms.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the oxygen content corresponds to the degree of oxygen deficiency. is there. That is, when the oxygen content of the second metal oxide is greater than the oxygen content of the first metal oxide, the degree of oxygen deficiency of the second metal oxide is that of the first metal oxide. Less than oxygen deficiency.
  • the resistance change layer 104 includes a local region 105 in the vicinity of the interface between the first oxide layer 104a and the second oxide layer 104b.
  • the oxygen deficiency in the local region 105 is larger than the oxygen deficiency in the second oxide layer 104b, and is different from the oxygen deficiency in the first oxide layer 104a.
  • the local region 105 can be formed by applying an initial break voltage to the resistance change layer 104 having a stacked structure of the first oxide layer 104a and the second oxide layer 104b. As will be described later, at this time, the initial break voltage may be a low voltage. By the initial break, a local region 105 that is in contact with the second electrode 106, penetrates the second oxide layer 104b, partially penetrates the first oxide layer 104a, and is not in contact with the first electrode 103 is formed. Is done.
  • the local region means a region in the resistance change layer 104 where current flows predominantly when a voltage is applied between the first electrode 103 and the second electrode 106.
  • the local region 105 means a region including a set of a plurality of filaments (conductive paths) formed in the resistance change layer 104. That is, the resistance change in the resistance change layer 104 is expressed through the local region 105. Accordingly, when a driving voltage is applied to the resistance change layer 104 in the low resistance state, a current flows predominantly in the local region 105 including the filament.
  • the resistance change layer 104 transitions between a high resistance state and a low resistance state in the local region 105.
  • the size of the local region 105 may be small, and its lower end is not in contact with the first electrode 103. By reducing the size of the local region 105, the variation in resistance change is reduced. However, the local region 105 has a size that can secure at least a filament (conductive path) necessary for flowing current.
  • FIGS. 2A to 2C are diagrams for explaining the formation of filaments in the local region 105, and show the results of simulation using a percolation model.
  • the filament conductive path
  • the percolation model assumes a random distribution of oxygen defect sites (hereinafter simply referred to as defect sites) in the local region 105, and if the density of defect sites exceeds a certain threshold, a connection such as defect sites is formed.
  • defect sites oxygen defect sites
  • the metal oxide is composed of metal ions and oxygen ions, and the “defect” means that oxygen is lost from the stoichiometric composition in the metal oxide.
  • This means that “defect site density” also corresponds to the degree of oxygen deficiency. That is, as the oxygen deficiency increases, the density of defect sites also increases.
  • the site of oxygen ions in the resistance change layer 104 is approximately assumed as a lattice-divided region (hereinafter referred to as a site), and the defect sites (oxygen ions are deficient) formed stochastically.
  • the filament formed from the site is determined by simulation.
  • a site written “0” represents a defect site formed in the local region 105.
  • Clusters of black-filled sites sites where numbers other than “0” are written) (an assembly of defect sites connected to each other) are present in the local region 105 when a voltage is applied in the vertical direction in the figure. It represents the filament that is formed and shows the path through which current flows.
  • a site painted in gray represents a site occupied by oxygen ions, and is a high-resistance region.
  • a cluster of defect sites connected from the upper end to the lower end is a set of filaments that conduct current between the lower surface and the upper surface of the local region 105. Composed. Based on the percolation model, the number and shape of the filaments are formed stochastically. The distribution of the number and shape of the filaments causes variations in the resistance value of the resistance change layer 104.
  • Only one local region 105 may be formed in one resistance change layer 104 of the nonvolatile memory element 100. Thereby, the dispersion
  • the number of local regions 105 formed in the resistance change layer 104 can be confirmed by, for example, EBAC (Electron Beam Absorbed Current) analysis.
  • a voltage satisfying a predetermined condition is applied between the first electrode 103 and the second electrode 106 by an external power source.
  • the resistance value of the resistance change layer 104 of the nonvolatile memory element 100 increases or decreases reversibly.
  • a pulse voltage having a predetermined polarity whose amplitude is larger than a predetermined threshold voltage is applied, the resistance value of the resistance change layer 104 increases or decreases.
  • such a voltage may be referred to as a “write voltage”.
  • the resistance value of the resistance change layer 104 does not change.
  • such a voltage may be referred to as a “reading voltage”.
  • the resistance change layer 104 is made of an oxygen-deficient metal oxide.
  • the base metal of the metal oxide is tantalum (Ta), hafnium (Hf), titanium (Ti), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), iron (Fe), etc. At least one of these transition metals and aluminum (Al) may be selected. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the oxygen-deficient metal oxide refers to the oxygen content (atomic ratio: the number of oxygen atoms in the total number of atoms) than the composition of the metal oxide (usually an insulator) having a stoichiometric composition.
  • the nonvolatile memory element 100 can realize a resistance change operation with good reproducibility and stability.
  • x is 0.9 or more and 1.6 or less when the composition of the first metal oxide is HfO x .
  • the composition of the second metal oxide is HfO y and y is larger than the value of x, the resistance value of the resistance change layer 104 can be stably changed at high speed.
  • the film thickness of the second metal oxide may be 3 to 4 nm.
  • x is 0.9 or more and 1.4 or less when the composition of the first metal oxide is ZrO x .
  • the composition of the second metal oxide is ZrO y and y is larger than the value of x, the resistance value of the resistance change layer 104 can be stably changed at high speed.
  • the thickness of the second metal oxide may be 1 to 5 nm.
  • a case is considered in which the metal oxide contained in the second oxide layer 104b and the first oxide layer 104a is the same type of metal oxide, and the metal constituting the resistance change layer 104 is tantalum (Ta). .
  • the oxygen-deficient tantalum oxide contained in the first oxide layer 104a is represented as TaO x
  • the tantalum oxide contained in the second oxide layer 104b is represented as TaO y
  • 0 ⁇ x ⁇ 2.5, x ⁇ y may be satisfied.
  • 2.1 ⁇ y and 0.8 ⁇ x ⁇ 1.9 may be satisfied.
  • the composition of the metal oxide layer can be measured using Rutherford backscattering method.
  • the metal oxide contained in the second oxide layer 104b and the first oxide layer 104a may be a different metal oxide. That is, the first metal constituting the oxide of the first metal to be the first oxide layer 104a and the second metal constituting the oxide of the second metal to be the second oxide layer 104b A different metal may be used.
  • the second metal oxide may have a lower degree of oxygen deficiency than the first metal oxide, that is, may have a higher resistance. With such a configuration, the voltage applied between the first electrode 103 and the second electrode 106 during the resistance change is more distributed to the second metal oxide, The oxidation-reduction reaction generated in the second metal oxide can be more easily caused.
  • the standard electrode potential of the second metal may be lower than the standard electrode potential of the first metal.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize. As a result, a redox reaction is likely to occur in the second metal oxide having a relatively low standard electrode potential.
  • the resistance change phenomenon is caused by a change in filament (conductive path) caused by an oxidation-reduction reaction in a minute local region 105 formed in the second metal oxide having a high resistance. (Oxygen deficiency) is considered to change.
  • titanium oxide for example, TiO 2
  • TiO 2 titanium oxide
  • an oxygen-deficient tantalum oxide (TaO x ) may be used as the first metal oxide, and an aluminum oxide (Al 2 O 3 ) may be used as the second metal oxide.
  • the standard electrode potential represents a characteristic that the higher the value in the positive direction, the less likely it is oxidized. Since the standard electrode potential of titanium constituting the second oxide layer 104b is lower than the standard electrode potential of tantalum constituting the first oxide layer 104a, in the second oxide layer 104b, the first electrode potential is The oxidation-reduction reaction is more likely to occur than in the oxide layer 104a, and the resistance change phenomenon of the resistance change element is also likely to occur.
  • the dielectric constant of the second oxide layer 104b may be larger than the dielectric constant of the first oxide layer 104a.
  • the band gap of the second oxide layer 104b may be smaller than the band gap of the first oxide layer 104a.
  • a material having a high relative dielectric constant is more likely to break down than a material having a lower relative dielectric constant, and a material having a smaller band gap is more likely to break down than a material having a larger band gap.
  • TiO 2 as the second oxide layer 104b can lower the initial break voltage.
  • the breakdown electric field strength of the second oxide layer 104b is less than that of the first oxide layer 104a. Compared to the electric breakdown field strength, the initial break voltage can be reduced. This is described in J. Org. McPherson et al. , IEDM 2002, p. As shown in FIG. 1 of 633-636, there is a correlation between the breakdown electric field strength (Breakdown Strength) of the oxide layer and the dielectric constant that the dielectric breakdown electric field strength decreases as the dielectric constant increases. Because is seen. In addition, J.H. McPherson et al. , IEDM 2002, p. As shown in FIG. 2 of 633-636, there is a correlation between the breakdown electric field of the oxide layer and the band gap that the breakdown electric field strength increases as the band gap increases. is there.
  • materials of the first electrode 103 and the second electrode 106 for example, Pt (platinum), Ir (iridium), Pd (palladium), Ag (silver), Ni (nickel), W (tungsten), Cu ( It is selected from copper, Al (aluminum), Ta (tantalum), Ti (titanium), TiN (titanium nitride), TaN (tantalum nitride) and TiAlN (titanium nitride aluminum).
  • the second electrode 106 connected to the second metal oxide having a smaller oxygen deficiency is, for example, a second electrode such as platinum (Pt), iridium (Ir), or palladium (Pd).
  • the standard electrode potential is higher than that of the metal constituting the metal oxide and the material constituting the first electrode 103.
  • the first electrode 103 connected to the oxide of the first metal having a higher degree of oxygen deficiency may be tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum, for example.
  • the standard electrode potential may be made of a material having a lower standard electrode potential than the metal constituting the oxide of the first metal, such as (Al), tantalum nitride (TaN), titanium nitride (TiN), or the like.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize.
  • the local region 105 is formed so as not to be in contact with the first electrode 103, so that the first electrode 103 does not affect the resistance change. Therefore, providing the local region 105 of this embodiment increases the degree of freedom in selecting the material for the first electrode 103. Therefore, for example, the first electrode 103 and the second electrode 106 may be made of the same material. In this case, the process can be simplified by applying the process conditions of the first electrode 103 to the second electrode 106.
  • the substrate 101 for example, a silicon single crystal substrate or a semiconductor substrate can be used, but the substrate 101 is not limited thereto. Since the resistance change layer 104 can be formed at a relatively low substrate temperature, for example, the resistance change layer 104 can be formed on a resin material or the like.
  • the nonvolatile memory element 100 may further include a load element electrically connected to the resistance change layer 104, such as a fixed resistor, a transistor, or a diode.
  • a load element electrically connected to the resistance change layer 104, such as a fixed resistor, a transistor, or a diode.
  • Nonvolatile Memory Element Manufacturing Method and Operation Next, an example of a method for manufacturing the nonvolatile memory element 100 of the present embodiment will be described with reference to FIGS. 3A to 3D.
  • an interlayer insulating film 102 having a thickness of 200 nm is formed on a substrate 101 made of, for example, single crystal silicon by a thermal oxidation method. Then, for example, a Pt thin film having a thickness of 100 nm is formed on the interlayer insulating film 102 as the first electrode 103 by a sputtering method. Note that an adhesive layer of Ti, TiN, or the like can be formed between the first electrode 103 and the interlayer insulating film 102 by a sputtering method. Thereafter, an oxygen-deficient first oxide layer 104a is formed on the first electrode 103 by a reactive sputtering method using a Ta target, for example.
  • the first oxide layer 104a is formed on the surface of the first oxide layer 104a by, for example, modification of the outermost surface of the first oxide layer 104a by oxidation or reactive sputtering using a Ta target.
  • a second oxide layer 104b having a lower oxygen deficiency than that of 104a (that is, having a higher resistance value) is formed.
  • the variable resistance layer 104 is configured by a stacked structure in which the first oxide layer 104a and the second oxide layer 104b are stacked.
  • the thickness of the second oxide layer 104b if it is too large, there is a disadvantage that the initial resistance value becomes too high, and if it is too small, there is a disadvantage that a stable resistance change cannot be obtained. It may be about 8 nm or more.
  • a 150 nm-thick Pt thin film is formed as the second electrode 106 on the second oxide layer 104b by a sputtering method.
  • a pattern 107 made of a photoresist is formed by a photolithography process.
  • an element region 109 is formed by dry etching using the pattern 107 as a mask.
  • an initial break voltage is applied between the first electrode 103 and the second electrode 106 (between the electrodes) to form a local region 105 in the resistance change layer 104.
  • An example of a voltage range for forming the local region 105 will be described below with reference to FIGS. 4 to 6C.
  • the size of the first electrode 103, the second electrode 106, and the resistance change layer 104 is 0.5 ⁇ m ⁇ 0.5 ⁇ m (area 0. 25 ⁇ m 2 ).
  • the thickness of the resistance change layer 104 is 30 nm, the thickness of the first oxide layer 104a is 25 nm, and the thickness of the second oxide layer 104b is 5 nm.
  • a read voltage eg, 0.4 V
  • the resistance value of the nonvolatile memory element 100 is an initial resistance value (a value higher than the resistance value HR in the high resistance state, for example, 10 7 to 10 8 ⁇ )
  • the initial break voltage is By applying between the electrodes, the resistance state changes.
  • two kinds of voltage pulses having different pulse widths of 100 ns, for example, are applied alternately between the first electrode 103 and the second electrode 106 of the nonvolatile memory element 100 as shown in FIG. 4
  • the resistance value of the resistance change layer 104 changes. That is, when a negative voltage pulse (pulse width 100 ns) is applied between the electrodes as a writing voltage, the resistance value of the resistance change layer 104 decreases from the high resistance value HR to the low resistance value LR.
  • the resistance value of the resistance change layer 104 increases from the low resistance value LR to the high resistance value HR.
  • the polarity of the voltage pulse is “positive” when the potential of the second electrode 106 is high with respect to the potential of the first electrode 103, and the potential of the first electrode 103 is referred to In the case where the potential of the second electrode 106 is low, it is “negative”.
  • FIGS. 5A to 5C show that the initial break voltage pulses Vbreak of ⁇ 2.5 V, ⁇ 3.5 V, and ⁇ 4.0 V are applied to the three nonvolatile memory elements 100 existing on the same substrate, respectively.
  • the negative voltage pulse for writing has a voltage value of ⁇ 1.5 V and a pulse width of 100 ns
  • the positive voltage pulse for writing has +2.0 V and a pulse width of 100 ns.
  • the current value of each nonvolatile memory element 100 is a value read by applying a read voltage of 0.4 V between the electrodes.
  • the read voltage is a voltage whose amplitude is sufficiently smaller than the write threshold voltage, and the resistance state does not change even when the read voltage is applied to the nonvolatile memory element 100.
  • the horizontal axis represents the number of application of the applied write voltage pulse (negative voltage pulse and positive voltage pulse are alternately applied), and the vertical axis represents the read current value. 5A to 5C, the number of application of the write voltage pulse is 100 times.
  • FIG. 5D is a diagram showing the relationship between the current values obtained in FIGS. 5A to 5C and the normal distribution of the current values.
  • the left side of FIG. 5D shows the normal distribution of the current value in the high resistance state, and the right side shows the normal distribution of the current in the low resistance state.
  • the slope of the normal distribution corresponds to the variation in resistance value.
  • FIG. 5E is a diagram showing the relationship between the slope of the normal distribution obtained in FIG. 5D and the absolute value of the initial break voltage.
  • the vertical axis in FIG. 5E is the slope of the normal distribution of the current value in the high resistance state or the low resistance state, and the horizontal axis is the absolute value of the initial break voltage pulse Vbreak.
  • FIG. 5E shows that as the absolute value of the initial break voltage is higher, the slope of the normal distribution of the current value is smaller in both the high resistance state and the low resistance state. This means that the higher the initial break voltage, the greater the variation in the high resistance value HR and the low resistance value LR. This is thought to be because the local region 105 becomes larger and the defect density in the local region 105 increases and resistance values tend to vary as the initial break voltage increases. If the initial break voltage is further increased, the resistance change characteristic becomes further unstable.
  • 6A to 6C show a case where a negative voltage pulse for writing and three nonvolatile memory elements 100 existing on the same substrate, after applying the same initial break voltage pulse of ⁇ 5 V to a low resistance state, It is a figure which shows the change of the electric current value of each non-volatile memory element 100 when a positive voltage pulse is applied alternately.
  • the negative voltage pulse for writing has a voltage value of ⁇ 1.5 V and a pulse width of 100 ns
  • the positive voltage pulse for writing has +2.0 V and a pulse width of 100 ns.
  • the current value of each nonvolatile memory element 100 is a value read by applying a read voltage of 0.4 V between the electrodes.
  • the horizontal axis represents the number of applied write voltage pulses
  • the vertical axis represents the read current value. 6A to 6C, the number of application of the write voltage pulse is about 70 times.
  • the current value of the non-volatile memory element 100 shown in FIG. 6A repeatedly changes to Ih1 when a positive voltage pulse is applied and to Il1 when a negative voltage pulse is applied. From this figure, it can be seen that the resistance value changes relatively stably at least about 70 times.
  • the current value of the nonvolatile memory element 100 shown in FIG. 6B changes between Ih2 and Il2 until the number of times of pulse application is about 20, but when the number of times of pulse application exceeds 20, The resistance change width is widened, and the current value changes between Ih2 and Il3.
  • FIG. 6B shows that the change in resistance value of the nonvolatile memory element 100 is unstable.
  • the current value of the nonvolatile memory element 100 shown in FIG. 6C has a narrower resistance change width as the number of pulse applications increases. Specifically, the current value changed between Ih3 and Il4 until the number of times of pulse application is about 20, but when the number of times of pulse application exceeds 30, the resistance change width becomes narrower, and Ih3 and Il5. The current value changes between
  • the local region 105 to be formed becomes large, the local region 105 penetrates the resistance change layer 104, and the local region 105 includes the first electrode 103 and the second electrode. 106 comes into contact with both.
  • the nonvolatile memory element 100 has a property of changing resistance in two modes, and it is considered that a desired stable resistance change may not be obtained.
  • FIG. 7 is a cross-sectional view showing one configuration example of the nonvolatile memory element according to the modification of Embodiment 1 of the present invention. Only differences from the nonvolatile memory element 100 of Embodiment 1 will be described below.
  • the nonvolatile memory element 100 of this embodiment includes a first local region 105 a in which the local region 105 is formed in the first oxide layer 104 a, and the first local region 105 a and the second electrode 106. It differs from the nonvolatile memory element 100 of Embodiment 1 in that the first local region 105a and the second local region 105b disposed in contact with the second electrode 106 are interposed therebetween.
  • the first local region 105 a is not in contact with the first electrode 103.
  • the degree of oxygen deficiency in the first local region 105a is greater than the degree of oxygen deficiency in the first oxide layer 104a.
  • the oxygen deficiency of the second local region 105b is smaller than the oxygen deficiency of the first local region 105a and larger than the oxygen deficiency of the second oxide layer 104b.
  • the second local region 105b is a region where a filament is efficiently formed
  • the first local region 105a is a region that assists the exchange of oxygen in the second local region 105b and assists the formation of the filament. is there. Therefore, the resistance change in the resistance change layer 104 is expressed through the second local region 105b.
  • a driving voltage is applied to the resistance change layer 104 in the low resistance state
  • current is dominantly applied to the second local region 105b including the filament and the first local region 105a having a relatively low resistance value.
  • the resistance change layer 104 transitions between a high resistance state and a low resistance state in the second local region 105b.
  • the first local region 105 a is sized so that the lower end thereof does not contact the first electrode 103.
  • the diameter of the second local region 105b varies depending on the element size and the like, but may be small, for example, less than 40 nm in diameter (see FIG. 8B).
  • the second local region 105b has a size that can secure at least a filament (conductive path) necessary for flowing current.
  • the distance between the oxygen defect sites is about 0.4 nm, and thus the second local region 105b varies depending on the method of forming the local region 105. May be 1 nm or more.
  • the diameter of the second local region 105b is about 10 nm.
  • the first local region 105 a is a region having a large oxygen deficiency formed so as not to be in contact with the first electrode 103 at a site far from the second electrode 106.
  • the second local region 105b penetrates the second oxide layer 104b in a portion close to the second electrode 106, and is deficient in oxygen formed so as to be in contact with the second electrode 106 and the first local region 105a. This is a small area.
  • the film thickness of the second local region 105b may partially include a region thinner than the second oxide layer 104b.
  • the second local region 105b has a portion whose thickness in the direction from the first electrode 103 toward the second electrode 106 is smaller than the thickness of the second oxide layer 104b.
  • FIG. 8A and 8B show cross-sectional TEM photographs after the resistance change operation of the nonvolatile memory element 100 having different initial break voltages.
  • FIG. 8A is a cross-sectional TEM (Transmission Electron Microscope) photograph after resistance change of the nonvolatile memory element 100 to which an initial break voltage of ⁇ 2.5 V is applied.
  • the white region is a region where oxygen is high
  • the black region is a region where oxygen is low.
  • the white area of the image has a relatively high resistance value
  • the black area of the image has a relatively low resistance value. Note that the samples in FIGS. 8A and 8B are the same as the samples used in the measurements in FIGS. 4 to 6C.
  • the diameter of the second local region 105 b is about 10 nm, and the first local region 105 a is not in contact with the first electrode 103.
  • the local region 105 (first local region 105 a) surrounded by the first oxide layer 104 a is darker than the surrounding area because the oxygen content in the local region 105 (first local region 105 a) is increased. This is because the rate is lower than the surroundings and the resistance is low.
  • the local region 105 penetrating the second oxide layer 104b is darker than the surrounding second oxide layer 104b because the oxygen content of the local region 105 is lower than that of the surrounding second oxide layer 104b. This is because the resistance is low. In the case of FIG.
  • the diameter of the local region 105 in the vicinity of the second oxide layer 104b is about 40 nm, which is larger than the second local region 105b of FIG. 8A.
  • the local region 105 is in contact with the first electrode 103. This is the cause of unstable operation when the initial break voltage is increased.
  • FIG. 9 is a diagram for explaining a typical example of the oxygen content of the resistance change layer 104 according to the first embodiment.
  • FIG. 9B is a diagram in which the distribution of oxygen content in a range surrounded by a dotted line in FIG. 8A is mapped by using the EELS (Electron Energy-Loss Spectroscopy) method. Note that in FIG. 9B, the first oxide layer 104a, the second oxide layer 104b, the first local region 105a, and the second local region 105b are surrounded by dotted lines.
  • EELS Electro Energy-Loss Spectroscopy
  • the region having a higher oxygen content is shown in black and the region having a lower oxygen content is shown in white. That is, the second oxide layer 104b is darker than the first oxide layer 104a because the oxygen content of the second oxide layer 104b is higher than that of the first oxide layer 104a. is there. Similarly, the oxygen content of the first oxide layer 104a is higher than that of the first local region 105a. In the example shown in FIG. 9B, the thickness of the second local region 105b is thinner than that of the second oxide layer 104b.
  • FIG. 9A is a diagram showing the oxygen content in the line segment A-A ′ in FIG. 9B.
  • the oxygen content of the second local region 105b is lower than that of the second oxide layer 104b (dotted line in FIG. 9A).
  • the oxygen content of the resistance change layer 104 increases in the order of the first local region 105a, the first oxide layer 104a, the second local region 105b, and the second oxide layer 104b.
  • the oxygen deficiency of the resistance change layer 104 decreases in the order of the first local region 105a, the first oxide layer 104a, the second local region 105b, and the second oxide layer 104b.
  • the example in which the polarity of the initial break voltage is negative has been described, but it may be positive.
  • the polarity of the initial break is negative, oxygen in the vicinity of the interface between the first oxide layer 104a and the second oxide layer 104b is pushed out by the electric field generated by the initial break. A local region 105a is formed.
  • the polarity of the initial break is positive, an electric field in the reverse direction is applied to oxygen in the first oxide layer 104a, so that the first local region 105a is hardly formed only by the initial break.
  • the second local region 105b is formed in the same manner as in FIG. 8A.
  • the nonvolatile memory element according to Embodiment 1 described above can be applied to various types of nonvolatile memory devices.
  • the non-volatile memory device according to the second embodiment is a non-volatile memory device including the non-volatile memory element according to the first embodiment.
  • the non-volatile memory device according to the second embodiment is the same as that of the first embodiment at the intersection (three-dimensional intersection) between the word line and the bit line. This is a so-called cross-point type in which such a nonvolatile memory element is interposed.
  • FIG. 10 is a block diagram showing a configuration of the nonvolatile memory device 300 according to Embodiment 2 of the present invention.
  • FIG. 11 is a perspective view showing a configuration (configuration corresponding to 4 bits) of part A in FIG.
  • a nonvolatile memory device 200 includes a semiconductor substrate and a memory main body 201 on the semiconductor substrate.
  • the memory main body 201 includes a memory array 202 and a row.
  • the selection circuit / driver 203, the column selection circuit / driver 204, the write circuit 205 for writing information, and the amount of current flowing through the selected bit line are detected, and the data “1” or “0” is discriminated.
  • a sense amplifier 206 and a data input / output circuit 207 that performs input / output processing of input / output data via a terminal DQ are provided.
  • the nonvolatile memory device 200 further includes an address input circuit 208 that receives an address signal input from the outside, and a control circuit 209 that controls the operation of the memory body 201 based on the control signal input from the outside. I have.
  • the memory array 202 includes a plurality of word lines WL0, WL1, WL2,... Formed in parallel to each other on a semiconductor substrate, and these word lines WL0, WL1, WL2,.
  • memory cells M111, M112, M113, M121, M122 provided in a matrix corresponding to the three-dimensional intersections of these word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,. , M123, M131, M132, M133,... (Hereinafter referred to as “memory cells M111, M112,...”).
  • the memory cells M111, M112,... Correspond to the nonvolatile memory element according to the first embodiment. However, in the present embodiment, these memory cells M111, M112,... Have a current control element as will be described later.
  • the address input circuit 208 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 203 based on the address signal, and outputs a column address signal to the column selection circuit / driver 204. Output to.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M111, M112,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal, and the column address signal is also a signal indicating a column address.
  • the control circuit 209 In the information write cycle, the control circuit 209 outputs a write signal instructing application of a write voltage to the write circuit 205 according to the input data Din input to the data input / output circuit 207. On the other hand, in the information read cycle, the control circuit 209 outputs a read signal for instructing a read operation to the column selection circuit / driver 204.
  • the row selection circuit / driver 203 receives the row address signal output from the address input circuit 208, selects one of the plurality of word lines WL0, WL1, WL2,... According to the row address signal, A predetermined voltage is applied to the selected word line.
  • the row selection circuit / driver 203 selects at least one memory cell from the memory cells M111, M112,.
  • the column selection circuit / driver 204 receives the column address signal output from the address input circuit 208 and selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal. Then, a write voltage or a read voltage is applied to the selected bit line.
  • the column selection circuit / driver 204 writes data by applying a voltage to the memory cell selected by the row selection circuit / driver 203.
  • the column selection circuit / driver 204 reads data by detecting the resistance value of the memory cell selected by the row selection circuit / driver 203.
  • the write circuit 205 When the write circuit 205 receives the write signal output from the control circuit 209, the write circuit 205 outputs a signal instructing the row selection circuit / driver 203 to apply a voltage to the selected word line, and the column selection circuit / A signal instructing the driver 204 to apply a write voltage to the selected bit line is output.
  • the sense amplifier 206 detects the amount of current flowing through the selected bit line to be read in the information read cycle, and determines data “1” or “0”.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 207.
  • a nonvolatile memory device having a multilayer structure can be realized by three-dimensionally stacking the memory arrays in the nonvolatile memory device according to the present embodiment shown in FIGS.
  • the multi-layered memory array configured as described above, it is possible to realize an ultra-large capacity nonvolatile memory.
  • FIG. 12 is a cross-sectional view showing a configuration of the nonvolatile memory element 220 included in the nonvolatile memory device 200 according to Embodiment 2 of the present invention. Note that FIG. 12 shows the configuration in the B part of FIG.
  • the nonvolatile memory element 220 included in the nonvolatile memory device 200 includes a lower wiring 212 (corresponding to the word line WL1 in FIG. 11) and an upper wiring 211 ( 11 (corresponding to bit line BL1 in FIG. 11), and lower electrode 216, current control element 215, internal electrode 214, resistance change layer 224, and upper electrode 226 are laminated in this order. Configured.
  • the resistance change layer 224 includes a first oxide layer 224a having a high degree of oxygen deficiency and a second oxide layer 224b having a low degree of oxygen deficiency formed on the first oxide layer 224a. Yes.
  • the local region 225 is disposed in contact with the upper electrode 226 in the first oxide layer 224 a and the second oxide layer 224 b and is not in contact with the internal electrode 214.
  • the local region 225 has a larger oxygen deficiency than the second oxide layer 224b, and is different in oxygen deficiency from the first oxide layer 224a.
  • the internal electrode 214, the resistance change layer 224, the local region 225, and the upper electrode 226 are the first electrode 103, the resistance change layer 104, the local electrode 226 in the nonvolatile memory element 100 according to Embodiment 1 shown in FIG. It corresponds to the region 105 and the second electrode 106, respectively.
  • the current control element 215 is a load element connected in series with the resistance change layer 224 via the internal electrode 214.
  • the current control element 215 is an element typified by a diode, and exhibits a non-linear current characteristic with respect to a voltage.
  • the current control element 215 has a bidirectional current characteristic with respect to the voltage, and has a voltage with an amplitude greater than or equal to a predetermined threshold voltage Vf (for example, +1 V or more or ⁇ 1 V or less with respect to one electrode) ) Is applied to the current control element 215 so that the resistance value of the current control element 215 is lowered to be conductive.
  • Vf predetermined threshold voltage
  • FIG. 13 is a timing chart showing an operation example of the nonvolatile memory device 200 according to Embodiment 2 of the present invention.
  • the information “0” is assigned to the case where the resistance change layer 224 is in the low resistance state.
  • VP in FIG. 13 indicates the amplitude of the pulse voltage necessary for the resistance change of the memory cell composed of the resistance change element and the current control element.
  • a relationship of VP / 2 ⁇ threshold voltage Vf may be established. This is because if the voltage applied to the non-selected memory cell is VP / 2, the current control element of the non-selected memory cell is not turned on, and the leakage current flowing around the non-selected memory cell is suppressed. Because you can. As a result, it is possible to suppress an excessive current supplied to the memory cell that does not need to write information, and to further reduce the current consumption. Further, there is an advantage that unintentional writing (generally referred to as disturb) to unselected memory cells is suppressed.
  • VP is applied to the selected memory cell, and the relationship of threshold voltage Vf ⁇ VP is satisfied.
  • a write cycle time that is a time required for one write cycle is indicated by tW
  • a read cycle time that is a time required for one read cycle is indicated by tR.
  • a pulse voltage VP having a pulse width tP is applied to the word line WL0, and a voltage of 0V is similarly applied to the bit line BL0 according to the timing.
  • a write voltage for writing information “1” to the memory cell M111 is applied, and as a result, the resistance change layer 224 of the memory cell M111 has a high resistance. That is, information “1” is written in the memory cell M111.
  • a voltage of 0V having a pulse width tP is applied to the word line WL1, and the pulse voltage VP is similarly applied to the bit line BL1 according to the timing.
  • a write voltage for writing information “0” to M122 is applied, and as a result, the resistance change layer 224 of the memory cell M122 has a low resistance. That is, information “0” is written in the memory cell M122.
  • a pulse voltage having a smaller amplitude than the pulse at the time of writing and having a value larger than 0V and smaller than VP / 2 is applied to the word line WL0.
  • a pulse voltage having a smaller amplitude than the pulse at the time of writing and having a value larger than VP / 2 and smaller than VP is applied to the bit line BL0. If the read voltage at this time is Vread, the read voltage Vread is applied to the memory cell M111 so that the threshold voltage Vf ⁇ Vread ⁇ VP, and corresponds to the resistance value of the resistance change layer 224 of the memory cell M111 having a high resistance.
  • the information “1” is read out by detecting the output current value.
  • the same voltage as that for the read cycle for the previous memory cell M111 is applied to the word line WL1 and the bit line BL1.
  • a current corresponding to the resistance value of the resistance change layer 224 of the memory cell M122 whose resistance is lowered is output, and information “0” is read by detecting the output current value.
  • the nonvolatile memory device 200 includes the nonvolatile memory element 220 capable of performing a good resistance change operation, a stable operation can be realized.
  • the non-volatile memory device according to the third embodiment is a non-volatile memory device including the non-volatile memory element according to the first embodiment, and is a so-called 1T1R type device having one transistor / 1 non-volatile memory unit.
  • FIG. 14 is a block diagram showing a configuration of a nonvolatile memory device 300 according to Embodiment 3 of the present invention.
  • FIG. 15 is a cross-sectional view showing the configuration (configuration corresponding to 2 bits) of part C in FIG.
  • the nonvolatile memory device 300 includes a semiconductor substrate, and a memory main body 301 on the semiconductor substrate.
  • the memory main body 301 includes a memory array 302, A row selection circuit / driver 303, a column selection circuit 304, a write circuit 305 for writing information, and a sense for detecting the amount of current flowing through the selected bit line and determining data “1” or “0”
  • An amplifier 306 and a data input / output circuit 307 that performs input / output processing of input / output data via a terminal DQ are provided.
  • the nonvolatile memory device 300 includes a cell plate power supply (VCP power supply) 308, an address input circuit 309 that receives an address signal input from the outside, and a control signal input from the outside. And a control circuit 310 for controlling the operation.
  • VCP power supply cell plate power supply
  • the memory array 302 includes a plurality of word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,... , WL1, WL2,... And bit lines BL0, BL1, BL2,... Are respectively provided corresponding to intersections, and these word lines WL0, WL1, WL2,.
  • a plurality of transistors T11, T12, T13, T21, T22, T23, T31, T32, T33,... (Hereinafter referred to as “transistors T11, T12,...”) And transistors T11, T12,.
  • a plurality of memory cells M211, M212, M213, M221, M222, M223, M23 provided in a pair , M232, M233 (hereinafter referred to as "memory cells M211, M212, " represents a) and a.
  • the memory array 302 includes a plurality of plate lines PL0, PL1, PL2,... Arranged in parallel to the word lines WL0, WL1, WL2,.
  • a bit line BL0 is arranged above the word lines WL0 and WL1, and plate lines PL0 and PL1 are arranged between the word lines WL0 and WL1 and the bit line BL0.
  • the memory cells M211, M212,... Correspond to the nonvolatile memory element according to the first embodiment. More specifically, the nonvolatile memory element 320 in FIG. 15 corresponds to the memory cells M211, M212,... In FIG. 14, and the nonvolatile memory element 320 includes the upper electrode 326, the resistance change layer 324, and the local region 325. And a lower electrode 323.
  • the resistance change layer 324 includes a first oxide layer 324a having a high degree of oxygen deficiency and a second oxide layer 324b formed on the first oxide layer 324a having a low degree of oxygen deficiency. Yes.
  • the local region 325 is disposed in contact with the upper electrode 326 in the first oxide layer 324 a and the second oxide layer 324 b and is not in contact with the lower electrode 323.
  • the local region 325 has a greater degree of oxygen deficiency than the second oxide layer 324b, and is different in oxygen deficiency from the first oxide layer 324a.
  • the upper electrode 326, the resistance change layer 324, the local region 325, and the lower electrode 323 are the first electrode 103, the resistance change layer 104, and the resistance change layer 104 in the nonvolatile memory element 100 according to Embodiment 1 shown in FIG. It corresponds to the local region 105 and the second electrode 106, respectively.
  • reference numeral 317 denotes a plug layer
  • 318 denotes a metal wiring layer
  • 319 denotes a source / drain region.
  • the drains of the transistors T11, T12, T13,... are on the bit line BL0
  • the drains of the transistors T21, T22, T23, etc. are on the bit line BL1
  • the drains of the transistors T31, T32, T33,. Each is connected to the bit line BL2.
  • the gates of the transistors T11, T21, T31,... are on the word line WL0
  • the gates of the transistors T12, T22, T32, ... are on the word line WL1
  • the gates of the transistors T13, T23, T33,. Each is connected.
  • the sources of the transistors T11, T12,... are connected to the memory cells M211, M212,.
  • the memory cells M212, M222, M232,... are connected to the plate line PL1, and the memory cells M213, M223, M233,. ing.
  • the address input circuit 309 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 303 based on the address signal, and outputs a column address signal to the column selection circuit 304.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M211, M212,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated by the address signal.
  • control circuit 310 In the information write cycle, the control circuit 310 outputs a write signal instructing application of a write voltage to the write circuit 305 in accordance with the input data Din input to the data input / output circuit 307. On the other hand, in the information read cycle, the control circuit 310 outputs a read signal instructing application of a read voltage to the column selection circuit 304.
  • the row selection circuit / driver 303 receives the row address signal output from the address input circuit 309, selects one of the plurality of word lines WL0, WL1, WL2,... According to the row address signal, A predetermined voltage is applied to the selected word line.
  • the row selection circuit / driver 303 selects at least one memory cell from the memory cells M213, M223, M233,... Included in the memory array 302.
  • the column selection circuit 304 receives the column address signal output from the address input circuit 309, selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal, A write voltage or a read voltage is applied to the selected bit line.
  • the column selection circuit 304 writes data by applying a voltage to the memory cell selected by the row selection circuit / driver 303.
  • the column selection circuit 304 reads data by detecting the resistance value of the memory cell selected by the row selection circuit / driver 303.
  • the write circuit 305 When the write circuit 305 receives the write signal output from the control circuit 310, the write circuit 305 outputs a signal instructing the column selection circuit 304 to apply the write voltage to the selected bit line.
  • the sense amplifier 306 detects the amount of current flowing through the selected bit line to be read in the information read cycle, and determines that the data is “1” or “0”.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 307.
  • the storage capacity is smaller than that of the cross-point type configuration of the second embodiment.
  • a current control element such as a diode is unnecessary, there is an advantage that it can be easily combined with a CMOS process and the operation can be easily controlled.
  • the transistor type P type or N type
  • the transistor is selected so that the transistor is connected to the source follower, and the transistor is connected to the memory cell. Also good.
  • the source line is configured to be supplied with a constant voltage as a plate line, but may be configured to include a driver capable of supplying different voltage or current to each source line.
  • the plate lines are arranged in parallel with the word lines, but may be arranged in parallel with the bit lines.
  • FIG. 16 is a timing chart showing an operation example of the nonvolatile memory device 300 according to Embodiment 3 of the present invention.
  • an example of operation when the variable resistance layer 324 is assigned to the information “1” when the resistance change layer 324 is in the high resistance state and the information “0” is assigned to the case where the resistance change layer 324 is in the low resistance state is shown.
  • the information “1” when the resistance change layer 324 is in the high resistance state and the information “0” is assigned to the case where the resistance change layer 324 is in the low resistance state is shown.
  • the memory cells M211 and M222 For convenience of explanation, only the case where information is written to and read from the memory cells M211 and M222 is shown.
  • VP indicates a pulse voltage necessary for resistance change of the variable resistance element
  • VT indicates a threshold voltage of the transistor.
  • the voltage VP is constantly applied to the plate line, and the bit line is also precharged to the voltage VP when not selected.
  • a voltage higher than the pulse voltage 2VP of the pulse width tP + the threshold voltage VT of the transistor is applied to the word line WL0, and the transistor T11 is turned on. Then, according to the timing, the pulse voltage 2VP is applied to the bit line BL0. As a result, a write voltage for writing information “1” to the memory cell M211 is applied, and as a result, the resistance change layer 324 of the memory cell M211 has a high resistance. That is, information “1” is written in the memory cell M211.
  • a voltage higher than the pulse voltage 2VP of the pulse width tP + the threshold voltage VT of the transistor is applied to the word line WL1, and the transistor T22 is turned on.
  • a voltage of 0 V is applied to the bit line BL1.
  • a write voltage for writing information “0” to the memory cell M222 is applied, and as a result, the resistance change layer 324 of the memory cell M222 has a low resistance. That is, information “0” is written in the memory cell M222.
  • a predetermined voltage is applied to the word line WL0 in order to turn on the transistor T11.
  • a pulse voltage having an amplitude smaller than the pulse width at the time of writing is Applied to the bit line BL0.
  • a current corresponding to the resistance value of the resistance change layer 324 of the memory cell M211 with the increased resistance is output, and information “1” is read by detecting the output current value.
  • the same voltage as that for the previous read cycle for the memory cell M211 is applied to the word line WL1 and the bit line BL1.
  • a current corresponding to the resistance value of the resistance change layer 324 of the memory cell M222 whose resistance is reduced is output, and information “0” is read by detecting the output current value.
  • the nonvolatile memory device 300 also includes the nonvolatile memory element 320 that can perform a good resistance change operation, so that a stable operation can be realized. .
  • the method for manufacturing the nonvolatile memory element of the above embodiment is not limited to the aspect of the above embodiment. That is, the nonvolatile memory element of the above-described embodiment can be manufactured by the above manufacturing method or a combination of the above manufacturing method and a publicly known method for all electronic devices including resistance change elements.
  • the nonvolatile memory element and the nonvolatile memory device of the present invention have been described based on the embodiments, but the present invention is not limited to these embodiments.
  • the present invention includes various modifications made by those skilled in the art without departing from the scope of the present invention. Moreover, you may combine each component in several embodiment arbitrarily in the range which does not deviate from the meaning of invention.
  • the stacking order of the first oxide layer 104a and the second oxide layer 104b in the stacked structure of the resistance change element may be arranged upside down.
  • the shape where each layer of the laminated structure was embedded in the contact hole may be sufficient.
  • a plurality of local regions 105 may be formed in one nonvolatile memory element 100.
  • the plate line is arranged in parallel with the word line, but may be arranged in parallel with the bit line.
  • the plate line is configured to apply a common potential to the transistors, but has a plate line selection circuit / driver having a configuration similar to that of the row selection circuit / driver, and the selected plate line and the non-selected plate line are arranged. It is good also as a structure driven by a different voltage (a polarity is also included).
  • the present invention is useful for nonvolatile storage elements and nonvolatile storage devices, and particularly useful for storage elements and storage devices used in various electronic devices such as digital home appliances, memory cards, personal computers, and portable telephones. .
  • Nonvolatile memory element 101 Substrate 102 Interlayer insulating film 103, 1403 First electrode 104, 224, 324, 1405 Resistance change layer 104a, 224a, 324a First oxide layer 104b, 224b, 324b Second oxide layer 105, 225, 325 Local region 105a First local region 105b Second local region 106, 1406 Second electrode 107 Pattern 200, 300 Non-volatile memory device 201, 301 Memory main body 202, 302 Memory array 203, 303 Row selection circuit / driver 204 Column selection circuit / driver 205, 305 Write circuit 206, 306 Sense amplifier 207, 307 Data input / output circuit 208 Address input circuit 209, 310 Control circuit 211 Upper wiring 212 Lower wiring 214 Internal electrode 215 Current control element 216, 323 Lower electrode 226, 326 Upper electrode 304 Column selection circuit 308 VCP power supply 309 Address input circuit 317 Plug layer 318 Metal wiring layer 319 Source / drain region 14

Abstract

　不揮発性記憶装置は、第１の電極（１０３）と第２の電極（１０６）と抵抗変化層（１０４）を備え、抵抗変化層（１０４）は、第１の金属の酸化物を含む第１の酸化物層（１０４ａ）と、第１の酸化物層（１０４ａ）と第２の電極（１０６）の間に接して配置され、第２の金属の酸化物を含み、第１の酸化物層（１０４ａ）に比べて酸素不足度が小さい第２の酸化物層（１０４ｂ）と、第１の酸化物層（１０４ａ）及び第２の酸化物層（１０４ｂ）内に第２の電極（１０６）と接して配置され、第１の電極（１０３）に接しておらず、第２の酸化物層（１０４ｂ）に比べて酸素不足度が大きく、第１の酸化物層（１０４ａ）と酸素不足度が異なる局所領域（１０５）とを含む。

Description

不揮発性記憶素子および不揮発性記憶装置
　本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が可逆的に変化する抵抗変化型の不揮発性記憶素子および不揮発性記憶素子を備えた不揮発性記憶装置に関する。
　近年、電気機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性のメモリデバイスに対する要求が高まってきている。こうした要求に応える１つの方策として、与えられた電気的信号によって抵抗値が変化し、その状態を保持しつづける不揮発性記憶素子をメモリセルに用いた不揮発性メモリデバイス（以下、ＲｅＲＡＭとよぶ）が注目されている。これは不揮発性記憶素子の構成が比較的簡単で高密度化が容易であることや、従来の半導体プロセスとの整合性をとりやすい等の特徴に起因している。
　このような不揮発性記憶素子は、抵抗変化層に用いる材料（抵抗変化材料）によって大きく２種類に分類される。その一つは、特許文献１等に開示されているペロブスカイト材料（Ｐｒ１－ｘＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ１－ｘＳｒｘＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）等）を抵抗変化材料に用いた抵抗変化型の不揮発性記憶素子である。
　また、他の一つは、２元系の遷移金属酸化物を抵抗変化材料に用いた抵抗変化型の不揮発性記憶素子である。２元系の遷移金属酸化物は、上述のペロブスカイト材料と比較しても組成および構造が非常に単純であるため、製造時における組成制御および成膜が容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、近年多くの研究がなされている。
　抵抗変化の物理的なメカニズムについては未だに不明なところが多いが、近年の研究では、２元系の遷移金属酸化物中に導電性のフィラメントが形成され、酸化還元によるそのフィラメント中の欠陥密度変化が抵抗変化の要因として有力視されている（例えば、特許文献２および非特許文献１を参照）。
　図１７は、特許文献２に開示されている従来の不揮発性記憶素子１４００の構成を示す断面図である。
　遷移金属酸化物からなる抵抗変化層１４０５が第１の電極１４０３と第２の電極１４０６とに挟まれた原形構造（図１７（ａ））に対して、第１の電極１４０３および第２の電極１４０６間に電圧（初期ブレイク電圧）を印加することにより、第１の電極１４０３および第２の電極１４０６間の電流経路（第１の電極１４０３および第２の電極１４０６間を流れる電流の電流密度が局所的に高くなる部分）となるフィラメント１４０５ｃが形成されている（図１７（ｂ））。
米国特許第６４７３３３２号明細書 特開２００８－３０６１５７号公報
R.Waser et al., Advanced Materials , NO21, 2009, pp.2632-2663
　上述したような遷移金属酸化物を抵抗変化材料に用いた従来の不揮発性記憶素子において、抵抗変化特性のばらつきの低減が望まれる。そこで、本発明者らが鋭意検討を行なった結果、従来の抵抗変化素子において、以下のような問題があることを見出した。
　遷移金属酸化物を用いた従来の不揮発性記憶素子は、初期ブレイク電圧の印加によって、抵抗変化層にフィラメントが形成されることにより、抵抗変化できる状態となる。このとき、抵抗変化層に形成されるフィラメントは、第１の電極と第２の電極とを接続するように、抵抗変化層を貫通している。このようなフィラメントを有する抵抗変化素子は、抵抗変化における抵抗変化層の抵抗値のばらつきが大きくなり、抵抗変化特性のばらつきが大きくなる問題がある。
　本発明は、上記課題を解決するためになされたものであり、抵抗変化特性のばらつきが小さい不揮発性記憶素子および不揮発性記憶装置を提供することを目的としている。
　従来の課題を解決するために、本発明の一態様に係る不揮発性記憶素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に介在し、前記第１の電極および前記第２の電極間に与えられる電圧極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する抵抗変化層とを備え、前記抵抗変化層は、第１の金属の酸化物を含む第１の酸化物層と、前記第１の酸化物層と前記第２の電極との間に接して配置され、第２の金属の酸化物を含み、前記第１の酸化物層に比べて酸素不足度が小さい第２の酸化物層と、前記第１の酸化物層及び前記第２の酸化物層内に前記第２の電極と接して配置され、前記第１の電極に接しておらず、前記第２の酸化物層に比べて酸素不足度が大きく、前記第１の酸化物層と酸素不足度が異なる局所領域とを含むことを特徴とする。
　本発明によれば、局所領域で抵抗変化を制御することにより、抵抗変化特性のばらつきが少ない不揮発性記憶素子が得られる。また、当該不揮発性記憶素子を用いた不揮発性記憶装置の微細化および大容量化を実現することができる。
図１は、本発明の実施の形態１に係る不揮発性記憶素子の断面図である。 図２Ａは、局所領域におけるフィラメントの形成を説明するための図である。 図２Ｂは、局所領域におけるフィラメントの形成を説明するための図である。 図２Ｃは、局所領域におけるフィラメントの形成を説明するための図である。 図３Ａは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図３Ｂは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図３Ｃは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図３Ｄは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図４は、本発明の実施の形態１に係る不揮発性記憶素子の動作例を示す図である。 図５Ａは、本発明の実施の形態１に係る抵抗変化層に酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第１の電極と第２の電極とにＰｔを用いたときの、電圧パルスの印加回数に対する抵抗変化の初期ブレイク電圧依存性を示す図である。 図５Ｂは、本発明の実施の形態１に係る抵抗変化層に酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第１の電極と第２の電極とにＰｔを用いたときの、電圧パルスの印加回数に対する抵抗変化の初期ブレイク電圧依存性を示す図である。 図５Ｃは、本発明の実施の形態１に係る抵抗変化層に酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第１の電極と第２の電極とにＰｔを用いたときの、電圧パルスの印加回数に対する抵抗変化の初期ブレイク電圧依存性を示す図である。 図５Ｄは、本発明の実施の形態１に係る抵抗変化層に酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第１の電極と第２の電極とにＰｔを用いたときの、高抵抗状態での電流値および低抵抗状態での抵抗値の正規分布を示す図である。 図５Ｅは、図５Ｄの高抵抗状態での電流値および低抵抗状態での電流値の正規分布の傾きの初期ブレイク電圧依存性を示す図である。 図６Ａは、本発明の実施の形態１に係る抵抗変化層に酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第１の電極と第２の電極とにＰｔを用いたときの、電圧パルスの印加回数に対する抵抗変化を示す図である。 図６Ｂは、本発明の実施の形態１に係る抵抗変化層に酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第１の電極と第２の電極とにＰｔを用いたときの、電圧パルスの印加回数に対する抵抗変化を示す図である。 図６Ｃは、本発明の実施の形態１に係る抵抗変化層に酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第１の電極と第２の電極とにＰｔを用いたときの、電圧パルスの印加回数に対する抵抗変化を示す図である。 図７は、本発明の実施の形態１の変形例に係る不揮発性記憶素子の断面図である。 図８Ａは、初期ブレイク電圧を－２．５Ｖとして動作させた不揮発性記憶素子の局所領域のＴＥＭ写真である。 図８Ｂは、初期ブレイク電圧を－５．０Ｖとして動作させた不揮発性記憶素子の局所領域のＴＥＭ写真である。 図９は、本発明の実施の形態１に係る抵抗変化層の酸素含有量の典型例について説明するための図である。 図１０は、本発明の実施の形態２に係る不揮発性記憶装置の構成を示すブロック図である。 図１１は、図１０におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図１２は、本発明の実施の形態２に係る不揮発性記憶装置が備える不揮発性記憶素子の構成を示す断面図である。 図１３は、本発明の実施の形態２に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図１４は、本発明の実施の形態３に係る不揮発性記憶装置の構成を示すブロック図である。 図１５は、図１４におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図１６は、本発明の実施の形態３に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図１７は、従来例に係る不揮発性記憶素子の断面図である。
　本発明の一態様に係る不揮発性記憶素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に介在し、前記第１の電極および前記第２の電極間に与えられる電圧極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する抵抗変化層とを備え、前記抵抗変化層は、第１の金属の酸化物を含む第１の酸化物層と、前記第１の酸化物層と前記第２の電極との間に接して配置され、第２の金属の酸化物を含み、前記第１の酸化物層に比べて酸素不足度が小さい第２の酸化物層と、前記第１の酸化物層及び前記第２の酸化物層内に前記第２の電極と接して配置され、前記第１の電極に接しておらず、前記第２の酸化物層に比べて酸素不足度が大きく、前記第１の酸化物層と酸素不足度が異なる局所領域とを含むことを特徴とする。
　このような構成、すなわち局所領域が抵抗変化層の膜厚よりも小さい構成とすることにより、初期ブレイク電圧を低くし、低電圧で抵抗変化することが可能となる。さらに、局所領域は第１の電極と接していないため、第１の電極の影響によって生じる寄生抵抗の抵抗変化を抑制し、抵抗変化特性のばらつきを小さくすることができる。
　ここで、前記局所領域は、前記第１の酸化物層内に配置され、前記第１の電極に接しておらず、前記第１の酸化物層に比べて酸素不足度が大きい第１の局所領域と、前記第１の局所領域と前記第２の電極との間に前記第１の局所領域及び前記第２の電極に接して配置され、前記第１の局所領域に比べて酸素不足度が小さく、前記第２の酸化物層に比べて酸素不足度が大きい第２の局所領域とを含んでもよい。
　また、前記抵抗変化層は、前記第２の局所領域において高抵抗状態と低抵抗状態とを遷移してもよい。
　また、前記第２の局所領域は、前記第１の電極から前記第２の電極に向かう方向の膜厚において前記第２の酸化物層の膜厚よりも小さい部分を有してもよい。
　また、前記第２の酸化物層と前記第１の酸化物層とに含まれる金属の酸化物は、同種の金属の酸化物であってもよい。
　また、前記同種の金属は、Ｔａであってもよい。
　また、前記第１の電極と前記第２の電極とは同一材料から構成されてもよい。
　また、不揮発性記憶素子は、さらに、前記抵抗変化層に電気的に接続された負荷素子を備えてもよい。
　また、前記負荷素子は、固定抵抗、トランジスタ、またはダイオードであってもよい。
　また、前記第１の局所領域は、前記抵抗変化層に１つのみ形成されていてもよい。
　また、本発明の一態様に係る不揮発性記憶装置は、基板と、前記基板上に互いに平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられた請求項１～９のいずれか１項に記載の不揮発性記憶素子とを具備するメモリセルアレイと、前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路とを備えることを特徴とする。
　このような構成とすることにより、抵抗変化特性のばらつきを小さくすることができる。
　ここで、前記不揮発性記憶素子は、前記抵抗変化層に電気的に接続された電流制御素子を備えてもよい。
　また、本発明の一態様に係る不揮発性記憶装置は、基板と、前記基板上に形成された、複数のワード線および複数のビット線、前記複数のワード線および複数のビット線にそれぞれ接続された複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の上記不揮発性記憶素子とを具備するメモリセルアレイと、前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路とを備えることを特徴とする。
　このような構成とすることにより、抵抗変化特性のばらつきを小さくすることができる。
　本発明によれば、局所領域で抵抗変化を制御することにより、抵抗変化特性のばらつきが少ない不揮発性記憶素子が得られる。また、当該不揮発性記憶素子を用いた不揮発性記憶装置の微細化および大容量化を実現することができる。
　以下、本発明の実施の形態について、図面を参照しながら説明する。
　なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付し、説明を省略する。また、以下において記述される数値、材料、成膜方法などは、すべて本発明の実施の形態を具体的に説明するために例示するものであり、本発明はこれらに制限されない。さらに、以下において記述される構成要素間の接続関係は、本発明の実施の形態を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。さらにまた、本発明は、請求の範囲によって定まる。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　（実施の形態１）
　［不揮発性記憶素子の構成］
　図１は、本発明の実施の形態１に係る不揮発性記憶素子の一構成例を示す断面図である。
　本実施の形態の不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された層間絶縁膜１０２と、その層間絶縁膜１０２上に形成された第１の電極１０３と、第２の電極１０６と、第１の電極１０３および第２の電極１０６に挟まれた抵抗変化層１０４とを備えている。
　抵抗変化層１０４は、第１の電極１０３と第２の電極１０６との間に介在し、第１の電極１０３と第２の電極１０６との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、抵抗変化層１０４は、第１の電極１０３と第２の電極１０６との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。
　ここで、抵抗変化層１０４は、第１の電極１０３に接続する第１の酸化物層１０４ａと、その第１の酸化物層１０４ａ上に形成され、第２の電極１０６に接続する第２の酸化物層１０４ｂとの少なくとも２層を積層して構成され、第１の酸化物層１０４ａおよび第２の酸化物層１０４ｂ内に第２の電極１０６と接して配置され、第１の電極１０３に接していない局所領域１０５を備えている。局所領域１０５は、少なくとも一部が第２の酸化物層１０４ｂに形成され、電気パルスの印加に応じて酸素不足度が可逆的に変化する。局所領域１０５は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
　積層構造の抵抗変化層１０４における抵抗変化現象は、微小な局所領域１０５中で酸化還元反応が起こって、局所領域１０５中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
　つまり、第２の電極１０６に、第１の電極１０３を基準にして正の電圧を印加したとき、抵抗変化層１０４中の酸素イオンが第２の金属の酸化物側に引き寄せられる。これによって、微小な局所領域１０５中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域１０５中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
　逆に、第２の電極１０６に、第１の電極１０３を基準にして負の電圧を印加したとき、第２の酸化物層１０４ｂ中の酸素イオンが第１の酸化物層１０４ａ側に押しやられる。これによって、第２の酸化物層１０４ｂ中に形成された微小な局所領域１０５中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域１０５中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
　抵抗変化層１０４は、第１の酸化物層１０４ａと第２の酸化物層１０４ｂとの積層構造を有する。第１の酸化物層１０４ａは、酸素不足型の第１の金属の酸化物を含み、第２の酸化物層１０４ｂは、第１の金属の酸化物よりも酸素不足度が小さい第２の金属の酸化物を含む。従って、第２の酸化物層１０４ｂの酸素不足度は、第１の酸化物層の酸素不足度よりも小さい。そのため、第２の酸化物層１０４ｂの抵抗値は、第１の酸化物層１０４ａの抵抗値より高い。
　言い換えると、抵抗変化層１０４は、少なくとも第１の金属の酸化物を含む第１の酸化物層１０４ａと、第２の金属の酸化物を含む第２の酸化物層１０４ｂとの積層構造を含む。そして、第１の酸化物層１０４ａは、第１の電極１０３と第２の酸化物層１０４ｂとの間に配置され、第２の酸化物層１０４ｂは、第１の酸化物層１０４ａと第２の電極１０６との間に配置されている。第２の酸化物層１０４ｂの厚みは、第１の酸化物層１０４ａの厚みよりも薄くてもよい。この場合、後述の局所領域１０５が第１の電極１０３と接しない構造を容易に形成できる。第２の酸化物層１０４ｂの抵抗値は、第１の酸化物層１０４ａの抵抗値よりも高いため、抵抗変化層１０４に印加された電界は第２の酸化物層１０４ｂに集中しやすい。
　なお、本明細書中において、「酸素不足度」とは、金属の酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属の酸化物は、他の組成の金属の酸化物と比べて、より安定でありかつより高い抵抗値を有している。
　例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属の酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
　酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
　また、本明細書中において、第１の酸化物層１０４ａと第２の酸化物層１０４ｂを構成する金属が同種である場合に、「酸素不足度」に替わって「酸素含有率」という用語を用いることがある。「酸素含有率が高い」とは、「酸素不足度が小さい」ことに対応し、「酸素含有率が低い」とは「酸素不足度が大きい」ことに対応する。ただし、後述するように、本実施の形態に係る抵抗変化層１０４は、第１の酸化物層１０４ａと第２の酸化物層１０４ｂとを構成する金属が同種である場合に限定されるものではない。
　「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。従って、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の酸化物層１０４ａを構成する第１の金属と、第２の酸化物層１０４ｂを構成する第２の金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属の酸化物の酸素含有率が第１の金属の酸化物の酸素含有率よりも大きいとき、第２の金属の酸化物の酸素不足度は第１の金属の酸化物の酸素不足度より小さい。
　抵抗変化層１０４は、第１の酸化物層１０４ａと第２の酸化物層１０４ｂとの界面近傍に、局所領域１０５を備える。局所領域１０５の酸素不足度は、第２の酸化物層１０４ｂの酸素不足度よりも大きく、第１の酸化物層１０４ａの酸素不足度と異なる。
　局所領域１０５は、第１の酸化物層１０４ａと第２の酸化物層１０４ｂとの積層構造を備える抵抗変化層１０４に対して初期ブレイク電圧を印加することにより形成できる。後述するように、このとき、初期ブレイク電圧は低電圧であってもよい。初期ブレイクにより、第２の電極１０６と接し、第２の酸化物層１０４ｂを貫通して第１の酸化物層１０４ａに一部侵入し、第１の電極１０３と接していない局所領域１０５が形成される。
　本明細書において、局所領域とは、抵抗変化層１０４のうち、第１の電極１０３と第２の電極１０６との間に電圧を印加した際に、支配的に電流が流れる領域を意味する。なお、局所領域１０５は、抵抗変化層１０４内に形成される複数本のフィラメント（導電パス）の集合を含む領域を意味する。すなわち、抵抗変化層１０４における抵抗変化は、局所領域１０５を通じて発現する。したがって、低抵抗状態の抵抗変化層１０４に対して駆動電圧を印加した際に、フィラメントを備える局所領域１０５に支配的に電流が流れる。抵抗変化層１０４は、局所領域１０５において高抵抗状態と低抵抗状態とを遷移する。
　局所領域１０５の大きさは小さくてもよく、その下端が第１の電極１０３に接しないような大きさである。局所領域１０５の大きさを小さくすることによって、抵抗変化のばらつきが低減される。ただし、局所領域１０５は、少なくとも電流を流すために必要なフィラメント（導電パス）を確保できる大きさである。
　図２Ａから図２Ｃは、局所領域１０５におけるフィラメントの形成を説明するための図であり、パーコレーションモデルを用いてシミュレートした結果を示している。ここで、フィラメント（導電パス）は、局所領域１０５中の酸素欠陥サイトが繋がることにより形成されると仮定している。パーコレーションモデルとは、局所領域１０５中の酸素欠陥サイト（以下、単に欠陥サイトと記載）等のランダムな分布を仮定し、欠陥サイト等の密度がある閾値を越えると欠陥サイト等のつながりが形成される確率が増加するという理論に基づくモデルである。なお、ここで、金属の酸化物は、金属イオンと酸素イオンとで構成されており、「欠陥」とは、この金属の酸化物中で酸素が化学量論的組成から欠損していることを意味し、「欠陥サイトの密度」は、酸素不足度とも対応している。つまり、酸素不足度が大きくなると、欠陥サイトの密度も大きくなる。
　ここでは、抵抗変化層１０４の酸素イオンのサイトを、格子状に仕切られた領域（以下サイトと呼ぶ）として近似的に仮定し、確率的に形成される欠陥サイト（酸素イオンが欠損しているサイト）から形成されるフィラメントをシミュレーションで求めている。図２Ａから図２Ｃにおいて、“０”とかかれているサイトは、局所領域１０５内に形成される欠陥サイトを表している。黒く塗りつぶされたサイト（“０”以外の数字が記載されたサイト）のクラスタ（互いに接続された欠陥サイトの集合体）は、図中の上下方向に電圧を印加した場合に局所領域１０５内に形成されるフィラメントを表し、電流が流れるパスを示している。灰色で塗りつぶされたサイト（数字が記載されていないサイト）は、酸素イオンが占有しているサイトを表し、高抵抗な領域である。図２Ａから図２Ｃに示すように、局所領域１０５中にランダムに分布する欠陥サイト中、上端から下端まで接続する欠陥サイトのクラスターは局所領域１０５の下面と上面間に電流を流すフィラメントの集合から構成される。パーコレーションモデルを基づいて、フィラメントの本数と形状は確率的に形成される。フィラメントの本数と形状の分布は、抵抗変化層１０４の抵抗値のばらつきとなる。
　局所領域１０５は、不揮発性記憶素子１００の１つの抵抗変化層１０４に１つのみ形成されてもよい。これにより、不揮発性記憶素子１００の抵抗値のばらつきを低減できる。なお、抵抗変化層１０４に形成されている局所領域１０５の数は、例えば、ＥＢＡＣ（Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ　Ａｂｓｏｒｂｅｄ　Ｃｕｒｒｅｎｔ）解析によって確認することができる。
　この不揮発性記憶素子１００を駆動する場合、外部の電源によって、所定の条件を満たす電圧を第１の電極１０３と第２の電極１０６との間に印加する。印加される電圧の電圧値および極性に従い、不揮発性記憶素子１００の抵抗変化層１０４の抵抗値が、可逆的に増加または減少する。例えば、所定の閾値電圧よりも振幅が大きな所定の極性のパルス電圧が印加された場合、抵抗変化層１０４の抵抗値が増加または減少する。このような電圧を、以下では「書き込み用電圧」と呼ぶことがある。一方で、その閾値電圧よりも振幅が小さなパルス電圧が印加された場合、抵抗変化層１０４の抵抗値は変化しない。このような電圧を、以下では「読み出し用電圧」と呼ぶことがある。
　抵抗変化層１０４は、酸素不足型の金属の酸化物から構成される。当該金属の酸化物の母体金属は、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、チタニウム（Ｔｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）等の遷移金属と、アルミニウム（Ａｌ）とから少なくとも１つ選択されてもよい。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。ここで、酸素不足型の金属の酸化物とは、化学量論的組成を有する金属の酸化物（通常は絶縁体）の組成より酸素含有量（原子比：総原子数に占める酸素原子数の割合）が少ない金属の酸化物を指し、通常は半導体的な振る舞いをするものが多い。酸素不足型の金属の酸化物を抵抗変化層１０４に用いることで、不揮発性記憶素子１００において、再現性がよくかつ安定した抵抗変化動作を実現できる。
　例えば、抵抗変化層１０４を構成する金属の酸化物としてハフニウム酸化物を用いる場合、第１の金属の酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属の酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１０４の抵抗値を安定して高速に変化させることができる。この場合、第２の金属の酸化物の膜厚は、３～４ｎｍとしてもよい。
　また、抵抗変化層１０４を構成する金属の酸化物としてジルコニウム酸化物を用いる場合、第１の金属の酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属の酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１０４の抵抗値を安定して高速に変化させることができる。この場合、第２の金属の酸化物の膜厚は、１～５ｎｍとしてもよい。
　第２の酸化物層１０４ｂと第１の酸化物層１０４ａとに含まれる金属の酸化物が同種の金属の酸化物であり、抵抗変化層１０４を構成する金属がタンタル（Ｔａ）の場合を考える。このとき、第１の酸化物層１０４ａに含まれる酸素不足型タンタル酸化物をＴａＯｘと表し、第２の酸化物層１０４ｂに含まれるタンタル酸化物をＴａＯｙと表した場合、０＜ｘ＜２．５、ｘ＜ｙを満たしてもよい。抵抗変化動作を安定して実現するためには、２．１≦ｙ、０．８≦ｘ≦１．９を満たしてもよい。金属酸化物層の組成についてはラザフォード後方散乱法を用いて測定できる。
　なお、第２の酸化物層１０４ｂと第１の酸化物層１０４ａとに含まれる金属の酸化物が異種の金属の酸化物であってもよい。つまり、第１の酸化物層１０４ａとなる第１の金属の酸化物を構成する第１の金属と、第２の酸化物層１０４ｂとなる第２の金属の酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属の酸化物は、第１の金属の酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１の電極１０３と第２の電極１０６との間に印加された電圧は、第２の金属の酸化物に、より多くの電圧が分配され、第２の金属の酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
　また、第１の金属と第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属の酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属の酸化物中に形成された微小な局所領域１０５中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
　例えば、第１の金属の酸化物として酸素不足型のタンタル酸化物を用いて、第２の金属の酸化物として高抵抗のチタン酸化物（例えば、ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属の酸化物に第１の金属の酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属の酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属の酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属の酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属の酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。標準電極電位は、その値が正の方向に高いほど酸化されにくい特性を表す。第２の酸化物層１０４ｂを構成するチタンの標準電極電位は、第１の酸化物層１０４ａを構成するタンタルの標準電極電位よりも低いため、第２の酸化物層１０４ｂ中では、第１の酸化物層１０４ａ中よりも酸化還元反応が起こりやすく、抵抗変化素子の抵抗変化現象も起こりやすいことになる。
　また、第２の酸化物層１０４ｂの誘電率は第１の酸化物層１０４ａの誘電率より大きくてもよい。あるいは、第２の酸化物層１０４ｂのバンドギャップは、第１の酸化物層１０４ａのバンドギャップより小さくてもよい。例えば、ＴｉＯ２（比誘電率＝９５）はＴａ２Ｏ５（比誘電率＝２６）より比誘電率が大きい材料である。さらに、ＴｉＯ２（バンドギャップ＝３．１ｅＶ）はＴａ２Ｏ５（バンドギャップ＝４．４ｅＶ）よりバンドギャップが小さい材料である。一般的に、比誘電率が大きい材料の方が、比誘電率が小さい材料よりブレイクダウンしやすく、また、バンドギャップが小さい材料の方が、バンドギャップが大きい材料よりブレイクダウンしやすいため、第２の酸化物層１０４ｂとしてＴｉＯ２を用いた方が初期ブレイク電圧を低くすることができる。
　前記の条件のいずれか一方または両方を満足する金属の酸化物を第２の酸化物層１０４ｂに用いることにより、第２の酸化物層１０４ｂの絶縁破壊電界強度が第１の酸化物層１０４ａの絶縁破壊電界強度に比べて小さくなり、初期ブレイク電圧が低減できる。これは、Ｊ．ＭｃＰｈｅｒｓｏｎ　ｅｔ　ａｌ．，ＩＥＤＭ　２００２，ｐ．６３３－６３６の図１に示されているように、酸化物層の絶縁破壊電界強度（Ｂｒｅａｋｄｏｗｎ　Ｓｔｒｅｎｇｔｈ）と誘電率との間には、誘電率が大きいほど絶縁破壊電界強度が小さくなるという相関関係が見られるためである。また、Ｊ．ＭｃＰｈｅｒｓｏｎ　ｅｔ　ａｌ．，ＩＥＤＭ　２００２，ｐ．６３３－６３６の図２に示されているように、酸化物層の絶縁破壊電界とバンドギャップとの間には、バンドギャップが大きいほど絶縁破壊電界強度が大きくなるという相関関係が見られるためである。
　第１の電極１０３および第２の電極１０６の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などから選択される。
　具体的に、酸素不足度がより小さい第２の金属の酸化物に接続されている第２の電極１０６は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属の酸化物を構成する金属および第１の電極１０３を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属の酸化物に接続されている第１の電極１０３は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属の酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
　すなわち、第２の電極１０６の標準電極電位Ｖ２、第２の金属の酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属の酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極１０３の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
　上記の構成とすることにより、第２の電極１０６と第２の金属の酸化物の界面近傍の第２の金属の酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　なお、本実施の形態において、局所領域１０５は第１の電極１０３と接することがないよう形成されるため、第１の電極１０３は抵抗変化に影響しない。したがって、本実施の形態の局所領域１０５を設けることにより、第１の電極１０３の材料選択の自由度が高まる。そのため、例えば、第１の電極１０３および第２の電極１０６は同一材料から構成されてもよい。この場合、第１の電極１０３のプロセス条件を、第２の電極１０６にも適用することにより、プロセスを簡素化できる。
　また、基板１０１としては、例えば、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層１０４は比較的低い基板温度で形成することが可能であるため、例えば、樹脂材料などの上に抵抗変化層１０４を形成することもできる。
　また、不揮発性記憶素子１００は、抵抗変化層１０４に電気的に接続された負荷素子、例えば固定抵抗、トランジスタ、またはダイオードをさらに備えてもよい。
　［不揮発性記憶素子の製造方法と動作］
　次に、図３Ａ～図３Ｄを参照しながら、本実施の形態の不揮発性記憶素子１００の製造方法の一例について説明する。
　まず、図３Ａに示されるように、例えば単結晶シリコンである基板１０１上に、厚さ２００ｎｍの層間絶縁膜１０２を熱酸化法により形成する。そして、第１の電極１０３として例えば厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により層間絶縁膜１０２上に形成する。なお、第１の電極１０３と層間絶縁膜１０２との間にＴｉ、ＴｉＮなどの密着層をスパッタリング法により形成することもできる。その後、第１の電極１０３上に、酸素不足型の第１の酸化物層１０４ａを、例えばＴａターゲットを用いた反応性スパッタリング法で形成する。
　次に、例えば第１の酸化物層１０４ａの最表面の酸化による改質、或いはＴａターゲットを用いた反応性スパッタリング法により、第１の酸化物層１０４ａの表面に、当該第１の酸化物層１０４ａよりも酸素不足度の小さい（つまり、抵抗値が高い）第２の酸化物層１０４ｂが形成される。これら第１の酸化物層１０４ａと第２の酸化物層１０４ｂとが積層された積層構造により抵抗変化層１０４が構成される。
　ここで、第２の酸化物層１０４ｂの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、１ｎｍ以上８ｎｍ以下程度であってもよい。
　次に、第２の酸化物層１０４ｂ上に、第２の電極１０６として例えば厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。
　次に、図３Ｂに示されるように、フォトリソグラフィー工程によって、フォトレジストによるパターン１０７を形成する。その後、図３Ｃに示されるように、パターン１０７をマスクとして用いたドライエッチングによって素子領域１０９を形成する。
　その後、図３Ｄに示されるように、第１の電極１０３と第２の電極１０６との間（電極間）に初期ブレイク電圧を印加することにより抵抗変化層１０４内に局所領域１０５を形成する。この局所領域１０５を形成する電圧の範囲の一例について図４から図６Ｃを用いて以下で説明する。
　図４から図６Ｃの測定に用いたサンプルである不揮発性記憶素子は、第１の電極１０３および第２の電極１０６並びに抵抗変化層１０４の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ２）としたものである。また、第１の酸化物層１０４ａの組成をＴａＯｘ（ｘ＝１．３８）とし、第２の酸化物層１０４ｂの組成をＴａＯｙ（ｙ＝２．４７）としている。さらに、抵抗変化層１０４の厚みを３０ｎｍとし、第１の酸化物層１０４ａの厚みを２５ｎｍ、第２の酸化物層１０４ｂの厚みを５ｎｍ、としている。このような不揮発性記憶素子１００に対して、電極間に読み出し用電圧（例えば０．４Ｖ）を印加した場合、初期抵抗値は約１０７～１０８Ωである。
　図４に示されるように、不揮発性記憶素子１００の抵抗値が初期抵抗値（高抵抗状態における抵抗値ＨＲよりも高い値、例えば、１０７～１０８Ω）である場合、初期ブレイク電圧を電極間に加えることにより、抵抗状態が変化する。その後、不揮発性記憶素子１００の第１の電極１０３と第２の電極１０６との間に、書き込み用電圧として、例えばパルス幅が１００ｎｓの極性が異なる２種類の電圧パルスを交互に印加すると、図４に示すように抵抗変化層１０４の抵抗値が変化する。すなわち、書き込み用電圧として負電圧パルス（パルス幅１００ｎｓ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が高抵抗値ＨＲから低抵抗値ＬＲへ減少する。他方、書き込み用電圧として正電圧パルス（パルス幅１００ｎｓ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が低抵抗値ＬＲから高抵抗値ＨＲへ増加する。なお、本明細書中において、電圧パルスの極性は、第１の電極１０３の電位を基準として第２の電極１０６の電位が高い場合が“正”であり、第１の電極１０３の電位を基準として第２の電極１０６の電位が低い場合が“負”である。
　図５Ａ～図５Ｃは、同一基板上に存在する３つの不揮発性記憶素子１００に対して、それぞれ－２．５Ｖ、－３．５Ｖ、－４．０Ｖという初期ブレイク電圧パルスＶｂｒｅａｋを印加して低抵抗状態とした後に、書き込み用の負電圧パルスおよび正電圧パルスを交互に加えたときの、各不揮発性記憶素子１００の電流値の変化を示す図である。ここで、書き込み用の負電圧パルスは、電圧値－１．５Ｖ、パルス幅１００ｎｓとし、書き込み用の正電圧パルスは、＋２．０Ｖ、パルス幅１００ｎｓとした。また、各不揮発性記憶素子１００の電流値は、電極間に読み出し用電圧０．４Ｖを印加することにより読み出された値である。ここで、読み出し用電圧は、書き込み閾値電圧より十分振幅が小さい電圧で、読み出し用電圧を不揮発性記憶素子１００に印加してもその抵抗状態は変化しない。図５Ａ～図５Ｃにおいて、横軸は加えた書き込み用電圧パルス（負電圧パルスおよび正電圧パルスを交互に印加）の印加回数であり、縦軸は読み出された電流値である。図５Ａ～図５Ｃにおいて、書き込み用電圧パルスの印加回数は、それぞれ１００回である。
　図５Ｄは、図５Ａ～図５Ｃにおいて得られた電流値と電流値の正規分布との関係を示す図である。図５Ｄの左側は高抵抗状態の電流値の正規分布について、右側は低抵抗状態の電流の正規分布について示している。図５Ｄにおいて、正規分布の傾きは抵抗値のばらつきに対応する。
　図５Ｅは、図５Ｄにおいて得られた正規分布の傾きと、初期ブレイク電圧の絶対値との関係を示す図である。図５Ｅの縦軸は、高抵抗状態または低抵抗状態での電流値の正規分布の傾きであり、横軸は初期ブレイク電圧パルスＶｂｒｅａｋの絶対値である。
　図５Ｅから、初期ブレイク電圧の絶対値が高いほど、高抵抗状態および低抵抗状態の双方で、電流値の正規分布の傾きが小さくなっていることが分かる。これは、初期ブレイク電圧が高いほど、高抵抗値ＨＲおよび低抵抗値ＬＲのばらつきが増えていることを意味する。これは、初期ブレイク電圧が高くなることにより、局所領域１０５が大きくなり、局所領域１０５中の欠陥密度が増え、抵抗値のばらつきが生じやすくなったためと考えられる。さらに初期ブレイク電圧が高くなると、抵抗変化特性はさらに不安定になる。
　図６Ａ～図６Ｃは、同一基板上に存在する３つの不揮発性記憶素子１００に対して、－５Ｖという同じ初期ブレイク電圧パルスを印加して低抵抗状態とした後に、書き込み用の負電圧パルスおよび正電圧パルスを交互に加えたときの、各不揮発性記憶素子１００の電流値の変化を示す図である。ここで、書き込み用の負電圧パルスは、電圧値－１．５Ｖ、パルス幅１００ｎｓとし、書き込み用の正電圧パルスは、＋２．０Ｖ、パルス幅１００ｎｓとした。また、各不揮発性記憶素子１００の電流値は、電極間に読み出し用電圧０．４Ｖを印加することにより読み出された値である。図６Ａ～図６Ｃにおいて、横軸は加えた書き込み用電圧パルスの印加回数であり、縦軸は読み出された電流値である。図６Ａ～図６Ｃにおいて、書き込み用電圧パルスの印加回数は、それぞれ約７０回程度である。
　図６Ａに示される不揮発性記憶素子１００の電流値は、正電圧パルスを印加するとＩｈ１となり、負電圧パルスを印加するとＩｌ１となる変化を繰り返している。この図から少なくとも７０回程度は比較的安定して抵抗値が変化していることがわかる。
　図６Ｂに示される不揮発性記憶素子１００の電流値は、パルス印加回数が２０回程度までは、電流値がＩｈ２とＩｌ２との間で変化しているが、パルス印加回数が２０回を超えると、抵抗変化幅が広がって、電流値がＩｈ２とＩｌ３との間で変化している。図６Ｂは、当該不揮発性記憶素子１００の抵抗値の変化が不安定であることを示している。
　図６Ｃに示される不揮発性記憶素子１００の電流値は、パルス印加回数の増大に伴って、抵抗変化幅が狭くなっている。具体的には、パルス印加回数が２０回程度までは、Ｉｈ３とＩｌ４との間で電流値が変化したものが、パルス印加回数が３０回を超えると、抵抗変化幅が狭まって、Ｉｈ３とＩｌ５との間で電流値が変化している。
　図６Ａ～図６Ｃより、初期ブレイク電圧を－５Ｖという高い値にすると、同一の初期ブレイク電圧パルス、同一の書き込み用電圧パルスを印加しているにも関わらず、不揮発性記憶素子１００毎の抵抗変化特性のばらつきが大きくなることがわかる。この理由は、次のように推察される。第１に、初期ブレイク電圧の絶対値が大きいと、形成される局所領域１０５が大きくなり、第２の酸化物層１０４ｂ近傍の局所領域１０５が大きくなる。これにより、上述のとおり、抵抗変化層１０４中のフィラメントの本数および形状のばらつきが大きくなると考えられる。第２に、初期ブレイク電圧の絶対値が大きいと、形成される局所領域１０５が大きくなり、局所領域１０５が抵抗変化層１０４を貫通し、局所領域１０５が第１の電極１０３と第２の電極１０６との両方に接するようになる。これにより、局所領域１０５と第１の電極１０３との界面近傍、および局所領域１０５と第２の電極１０６との界面近傍の２箇所の領域で抵抗変化が起こる可能性がある。その結果、不揮発性記憶素子１００が２つのモードで抵抗変化する性質を有することになり、所望の安定した抵抗変化が得られない場合があると考えられる。
　以上の実験結果から、適切な初期ブレイク電圧により、周囲よりも酸素不足度が大きい局所領域１０５を第１の電極１０３と接しないように形成することで、安定した可逆抵抗変化特性を有する不揮発性記憶素子が得られる。
　（変形例）
　図７は、本発明の実施の形態１の変形例に係る不揮発性記憶素子の一構成例を示す断面図である。以下、実施の形態１の不揮発性記憶素子１００と異なる点についてのみ説明する。
　本実施の形態の不揮発性記憶素子１００は、局所領域１０５が第１の酸化物層１０４ａ内に形成された第１の局所領域１０５ａと、第１の局所領域１０５ａと第２の電極１０６との間に第１の局所領域１０５ａおよび第２の電極１０６に接して配置された第２の局所領域１０５ｂとから構成される点で実施の形態１の不揮発性記憶素子１００と異なる。
　第１の局所領域１０５ａは、第１の電極１０３とは接していない。第１の局所領域１０５ａの酸素不足度は、第１の酸化物層１０４ａの酸素不足度よりも大きい。また、第２の局所領域１０５ｂの酸素不足度は、第１の局所領域１０５ａの酸素不足度よりも小さく、第２の酸化物層１０４ｂの酸素不足度よりも大きい。
　第２の局所領域１０５ｂは、効率的にフィラメントが形成される領域であり、第１の局所領域１０５ａは、第２の局所領域１０５ｂにおける酸素のやりとりをアシストしてフィラメントの形成をアシストする領域である。したがって、抵抗変化層１０４における抵抗変化は、第２の局所領域１０５ｂを通じて発現する。その結果、低抵抗状態の抵抗変化層１０４に対して駆動電圧を印加した際に、フィラメントを備える第２の局所領域１０５ｂおよび抵抗値の比較的低い第１の局所領域１０５ａに支配的に電流が流れる。抵抗変化層１０４は、第２の局所領域１０５ｂにおいて高抵抗状態と低抵抗状態とを遷移する。
　第１の局所領域１０５ａは、その下端が第１の電極１０３に接しないような大きさである。また、第２の局所領域１０５ｂの直径は、素子サイズ等にも依存して異なるが、小さくてもよく、例えば、直径４０ｎｍ未満（図８Ｂ参照）であってもよい。局所領域１０５の大きさを小さく、特に第２の局所領域１０５ｂを小さくすることによって、抵抗変化のばらつきが低減される。ただし、第２の局所領域１０５ｂは、少なくとも電流を流すために必要なフィラメント（導電パス）を確保できる大きさである。例えば、第２の局所領域１０５ｂを構成する金属がタンタルの場合、その酸素欠陥サイト間の距離は約０．４ｎｍであるため、局所領域１０５の形成方法によっても異なるが、第２の局所領域１０５ｂは、１ｎｍ以上であってもよい。例えば、図８Ａにおいて第２の局所領域１０５ｂの直径は、約１０ｎｍである。
　第１の局所領域１０５ａは、第２の電極１０６から遠い部位に第１の電極１０３と接しないように形成された酸素不足度が大きい領域である。第２の局所領域１０５ｂは、第２の電極１０６に近い部位に第２の酸化物層１０４ｂを貫通して、第２の電極１０６および第１の局所領域１０５ａと接するように形成された酸素不足度が小さい領域である。
　第２の局所領域１０５ｂの膜厚は、部分的に第２の酸化物層１０４ｂより薄い領域を有してもよい。つまり、第２の局所領域１０５ｂは、第１の電極１０３から第２の電極１０６に向かう方向の膜厚において第２の酸化物層１０４ｂの膜厚よりも小さい部分を有する。このように、第２の局所領域１０５ｂの大きさを小さくすることにより、抵抗変化層１０４中の欠陥サイト密度等を適正化し、抵抗変化特性のばらつきを効果的に抑制することができる。
　図８Ａおよび図８Ｂは、初期ブレイク電圧が異なる不揮発性記憶素子１００の抵抗変化動作後の断面ＴＥＭ写真を示している。図８Ａは、初期ブレイク電圧－２．５Ｖを印加した不揮発性記憶素子１００についての抵抗変化後の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）写真である。図８Ｂは初期ブレイク電圧Ｖｂｒｅａｋ＝－５．０Ｖを印加した不揮発性記憶素子１００についての抵抗変化後の断面ＴＥＭ写真である。ＴＥＭ写真において、像が白い領域は酸素が多い領域であり、像が黒い領域は酸素が少ない領域である。すなわち、抵抗変化層１０４において、像が白い領域は抵抗値が比較的高く、像が黒い領域は抵抗値が比較的低いことを示している。なお、図８Ａおよび図８Ｂのサンプルは、図４から図６Ｃの測定に用いたサンプルと同じものが用いられている。
　図８Ａの場合、第２の局所領域１０５ｂの直径は約１０ｎｍであり、第１の局所領域１０５ａは第１の電極１０３と接していない。図８Ａにおいて、第１の酸化物層１０４ａに囲まれた局所領域１０５（第１の局所領域１０５ａ）が周囲より黒くなっているのは、局所領域１０５（第１の局所領域１０５ａ）の酸素含有率が周囲より低くなって、抵抗が低くなっているためである。第２の酸化物層１０４ｂを貫通した局所領域１０５が周囲の第２の酸化物層１０４ｂより黒くなっているのは、局所領域１０５の酸素含有率が周囲の第２の酸化物層１０４ｂより低くなって、抵抗が低くなっているためである。図８Ｂの場合、第２の酸化物層１０４ｂ近傍の局所領域１０５の直径は約４０ｎｍであり、図８Ａの第２の局所領域１０５ｂよりも大きい。また、局所領域１０５は第１の電極１０３と接している。これが初期ブレイク電圧を高くしたときの不安定動作の原因である。
　図９は、実施の形態１に係る抵抗変化層１０４の酸素含有量の典型例について説明するための図である。図９（ｂ）は、ＥＥＬＳ（ＥｌｅｃｔｒｏｎＥｎｅｒｇｙ－Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法を用いて、図８Ａにおいて点線で囲まれている範囲の酸素含有量の分布をマッピングした図である。なお、図９（ｂ）において、第１の酸化物層１０４ａ、第２の酸化物層１０４ｂ、第１の局所領域１０５ａ、および第２の局所領域１０５ｂを、点線で囲って示している。
　図９（ｂ）では、酸素含有率が高い領域ほど黒く、酸素含有率が低い領域ほど白く示している。すなわち、第２の酸化物層１０４ｂが第１の酸化物層１０４ａと比べて黒くなっているのは、第２の酸化物層１０４ｂの酸素含有率が第１の酸化物層１０４ａより高いためである。同様にして、第１の酸化物層１０４ａの酸素含有率は第１の局所領域１０５ａより高い。また、図９（ｂ）で示される例では、第２の局所領域１０５ｂの膜厚は、第２の酸化物層１０４ｂよりも薄い。
　図９（ａ）は、図９（ｂ）の線分Ａ－Ａ’における酸素含有率を示す図である。なお、図９（ａ）の横軸は、図９（ｂ）の横軸と対応している。図９（ａ）に示されるように、第２の局所領域１０５ｂの酸素含有率は、第２の酸化物層１０４ｂよりも低くなっている（図９（ａ）中の点線）。
　したがって、抵抗変化層１０４の酸素含有率は、第１の局所領域１０５ａ、第１の酸化物層１０４ａ、第２の局所領域１０５ｂ、第２の酸化物層１０４ｂの順で高くなっている。言い換えると、抵抗変化層１０４の酸素不足度は、第１の局所領域１０５ａ、第１の酸化物層１０４ａ、第２の局所領域１０５ｂ、第２の酸化物層１０４ｂの順で小さくなっている。
　なお、上記説明では、初期ブレイク電圧の極性が負である例について説明したが、正であってもよい。初期ブレイクの極性が負である場合には、第１の酸化物層１０４ａと第２の酸化物層１０４ｂとの界面近傍の酸素が、初期ブレイクによって生じた電界によって押し出されることによって、第１の局所領域１０５ａが形成される。一方、初期ブレイクの極性が正である場合には、第１の酸化物層１０４ａ中の酸素に逆方向の電界がはたらくため、初期ブレイクのみでは、第１の局所領域１０５ａはほとんど形成されない。しかしながら、正の初期ブレイクを行った後に、書き込み用の負電圧パルスを印加したところ、図８Ａと同様にして、第２の局所領域１０５ｂが形成される。
　（実施の形態２）
　上述した実施の形態１に係る不揮発性記憶素子は、種々の形態の不揮発性記憶装置へ適用することが可能である。実施の形態２に係る不揮発性記憶装置は、実施の形態１に係る不揮発性記憶素子を備える不揮発性記憶装置であって、ワード線とビット線との交点（立体交差点）に実施の形態１に係る不揮発性記憶素子を介在させた所謂クロスポイント型のものである。
　［不揮発性記憶装置の構成］
　図１０は、本発明の実施の形態２に係る不揮発性記憶装置３００の構成を示すブロック図である。また、図１１は、図１０におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
　図１０に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板と、半導体基板上にメモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路・ドライバ２０３と、列選択回路・ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行うセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。
　また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
　メモリアレイ２０２は、図１０および図１１に示すように、半導体基板上に互い平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
　また、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の立体交差部に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
　ここで、メモリセルＭ１１１，Ｍ１１２，…は、実施の形態１に係る不揮発性記憶素子に相当する。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように電流制御素子を備えている。
　なお、図１０におけるメモリセルＭ１１１，Ｍ１１２，…は、図１１において符号２２０で示されている。
　アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路・ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
　制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し動作を指示する読み出し信号を列選択回路・ドライバ２０４へ出力する。
　行選択回路・ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。行選択回路・ドライバ２０３は、メモリアレイ２０２が具備するメモリセルＭ１１１，Ｍ１１２，…から少なくとも一つのメモリセルを選択する。
　また、列選択回路・ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。列選択回路・ドライバ２０４は、行選択回路・ドライバ２０３で選択されたメモリセルに電圧を印加することでデータを書き込む。列選択回路・ドライバ２０４は、行選択回路・ドライバ２０３で選択されたメモリセルの抵抗値を検出することでデータを読み出す。
　書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路・ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路・ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
　また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
　なお、図１０および図１１に示す本実施の形態に係る不揮発性記憶装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
　［不揮発性記憶素子の構成］
　図１２は、本発明の実施の形態２に係る不揮発性記憶装置２００が備える不揮発性記憶素子２２０の構成を示す断面図である。なお、図１２には、図１１のＢ部における構成が示されている。
　図１２に示すように、本実施の形態に係る不揮発性記憶装置２００が備える不揮発性記憶素子２２０は、銅配線である下部配線２１２（図１１におけるワード線ＷＬ１に相当する）と上部配線２１１（図１１におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１６と、電流制御素子２１５と、内部電極２１４と、抵抗変化層２２４と、上部電極２２６とがこの順に積層されて構成されている。
　抵抗変化層２２４は、酸素不足度が大きい第１の酸化物層２２４ａと、その第１の酸化物層２２４ａ上に形成された酸素不足度が小さい第２の酸化物層２２４ｂとで構成されている。
　抵抗変化層２２４には、上部電極２２６と接し、第２の酸化物層２２４ｂを貫通して第１の酸化物層２２４ａに一部侵入し、内部電極２１４と接していない局所領域２２５が配置されている。
　局所領域２２５は、第１の酸化物層２２４ａ及び第２の酸化物層２２４ｂ内に上部電極２２６と接して配置され、内部電極２１４に接していない。局所領域２２５は、第２の酸化物層２２４ｂに比べて酸素不足度が大きく、第１の酸化物層２２４ａと酸素不足度が異なる。
　ここで、内部電極２１４、抵抗変化層２２４、局所領域２２５および上部電極２２６は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１の電極１０３、抵抗変化層１０４、局所領域１０５、および第２の電極１０６にそれぞれ相当する。
　電流制御素子２１５は、内部電極２１４を介して、抵抗変化層２２４と直列接続される負荷素子である。この電流制御素子２１５は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この電流制御素子２１５は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ以上の振幅の電圧（一方の電極を基準にして例えば＋１Ｖ以上または－１Ｖ以下）を電流制御素子２１５に印加することで電流制御素子２１５の抵抗値が下がり導通するように構成されている。
　［不揮発性記憶装置の動作］
　次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける本実施の形態に係る不揮発性記憶装置の動作例について、図１３に示すタイミングチャートを参照しながら説明する。
　図１３は、本発明の実施の形態２に係る不揮発性記憶装置２００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層２２４が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
　図１３におけるＶＰは、抵抗変化素子と電流制御素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧の振幅を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立ってもよい。なぜなら、非選択のメモリセルに印加される電圧をＶＰ／２とすると、非選択のメモリセルの電流制御素子は導通状態にならず、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。選択メモリセルには、ＶＰを印加し、閾値電圧Ｖｆ＜ＶＰの関係を満足する。
　また、図１３において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
　メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層２２４が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
　次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層２２４が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
　メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。このときの読み出し電圧をＶｒｅａｄとすると、メモリセルＭ１１１に閾値電圧Ｖｆ<Ｖｒｅａｄ<ＶＰとなるような読み出し電圧Ｖｒｅａｄが印加され、高抵抗化されたメモリセルＭ１１１の抵抗変化層２２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
　次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
　本実施の形態の不揮発性記憶装置２００は、良好な抵抗変化動作が可能な不揮発性記憶素子２２０を備えているため、安定した動作を実現することができる。
　（実施の形態３）
　実施の形態３に係る不揮発性記憶装置は、実施の形態１に係る不揮発性記憶素子を備える不揮発性記憶装置であって、１トランジスタ／１不揮発性記憶部とした所謂１Ｔ１Ｒ型のものである。
　［不揮発性記憶装置の構成］
　図１４は、本発明の実施の形態３に係る不揮発性記憶装置３００の構成を示すブロック図である。また、図１５は、図１４におけるＣ部の構成（２ビット分の構成）を示す断面図である。
　図１４に示すように、本実施の形態に係る不揮発性記憶装置３００は、半導体基板と、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路・ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判定を行うセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。
　また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
　メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交体交差部に対応してそれぞれ設けられ、これらワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…にそれぞれ接続された複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。
　また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
　図１５に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
　ここで、メモリセルＭ２１１，Ｍ２１２，…は、実施の形態１に係る不揮発性記憶素子に相当する。より具体的には、図１５における不揮発性記憶素子３２０が、図１４におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３２０は、上部電極３２６、抵抗変化層３２４、局所領域３２５および下部電極３２３から構成されている。
　抵抗変化層３２４は、酸素不足度が大きい第１の酸化物層３２４ａと、その第１の酸化物層３２４ａ上に形成された酸素不足度が小さい第２の酸化物層３２４ｂとで構成されている。
　抵抗変化層３２４には、上部電極３２６と接し、第２の酸化物層３２４ｂを貫通して第１の酸化物層３２４ａに一部侵入し、下部電極３２３と接していない局所領域３２５が配置されている。
　局所領域３２５は、第１の酸化物層３２４ａ及び第２の酸化物層３２４ｂ内に上部電極３２６と接して配置され、下部電極３２３に接していない。局所領域３２５は、第２の酸化物層３２４ｂに比べて酸素不足度が大きく、第１の酸化物層３２４ａと酸素不足度が異なる。
　そして、これらの上部電極３２６、抵抗変化層３２４、局所領域３２５および下部電極３２３は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１の電極１０３、抵抗変化層１０４、局所領域１０５および第２の電極１０６にそれぞれ相当する。
　なお、図１５における符号３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
　図１４に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
　また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
　さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。
　また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
　アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
　制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
　行選択回路・ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。行選択回路・ドライバ３０３は、メモリアレイ３０２が具備するメモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…から少なくとも一つのメモリセルを選択する。
　また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧又は読み出し用電圧を印加する。列選択回路３０４は、行選択回路・ドライバ３０３で選択されたメモリセルに電圧を印加することでデータを書き込む。列選択回路３０４は、行選択回路・ドライバ３０３で選択されたメモリセルの抵抗値を検出することでデータを読み出す。
　書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
　また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
　なお、１トランジスタ／１不揮発性記憶部の構成である本実施の形態の場合、実施の形態２のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような電流制御素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
　なお、図１４及び図１５では、上部電極３２６がプレート線に接続され、トランジスタのソースまたはドレインの一端がビット線に接続される構成を例示したが、その他の構成であってもよい。その場合、メモリセルを低抵抗化させる向きにメモリセルに電流を流す時、トランジスタがソースフォロア接続となるようトランジスタの種類（Ｐ型またはＮ型）が選択され、かつメモリセルと接続されていてもよい。
　また、図１４では、ソース線はプレート線として一定電圧を供給される構成だが、各ソース線に個別に異なる電圧または電流を供給可能なドライバを備える構成としてもよい。
　さらに、図１４では、プレート線（ソース線）はワード線と平行に配置されているが、ビット線と平行に配置してもよい。
　［不揮発性記憶装置の動作例］
　次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける本実施の形態に係る不揮発性記憶装置３００の動作例について、図１６に示すタイミングチャートを参照しながら説明する。
　図１６は、本発明の実施の形態３に係る不揮発性記憶装置３００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層３２４が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。
　図１６において、ＶＰは、抵抗変化素子の抵抗変化に必要なパルス電圧を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧ＶＰが印加され、ビット線も、非選択の場合は電圧ＶＰにプリチャージされている。
　メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層３２４が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。
　次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の抵抗変化層３２４が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。
　メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層３２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
　次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層３２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
　実施の形態２の場合と同様、本実施の形態の不揮発性記憶装置３００においても、良好な抵抗変化動作が可能な不揮発性記憶素子３２０を備えているため、安定した動作を実現することができる。
　なお、上記実施の形態の不揮発性記憶素子の製造方法は、上記実施の形態の態様に限られない。すなわち、抵抗変化素子を備える電子デバイス全般について、上記製造方法によって、または上記製造方法と公知の方法とを組み合わせることによって、上記実施の形態の不揮発性記憶素子を製造することができる。
　以上、本発明の不揮発性記憶素子および不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
　例えば、上記実施の形態において、抵抗変化素子の積層構造における第１の酸化物層１０４ａと第２の酸化物層１０４ｂの積層順が上下逆に配置されても構わない。また、上記実施の形態において、積層構造の各層がコンタクトホール内に埋めこまれた形状であってもよい。
　また、上記実施の形態において、局所領域１０５は１つの不揮発性記憶素子１００において複数形成されても構わない。
　また、上記実施の形態において、プレート線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、プレート線はトランジスタに共通の電位を与える構成としているが、行選択回路・ドライバと同様の構成のプレート線選択回路・ドライバを有し、選択されたプレート線と非選択のプレート線とを異なる電圧（極性も含む）で駆動する構成としてもよい。
　本発明は、不揮発性記憶素子および不揮発性記憶装置に有用であり、特にデジタル家電、メモリカード、パーソナルコンピュータおよび携帯型電話機等の種々の電子機器に用いられる記憶素子および記憶装置等に有用である。
　　１００、２２０、３２０、１４００　　不揮発性記憶素子
　　１０１　　基板
　　１０２　　層間絶縁膜
　　１０３、１４０３　　第１の電極
　　１０４、２２４、３２４、１４０５　　抵抗変化層
　　１０４ａ、２２４ａ、３２４ａ　　第１の酸化物層
　　１０４ｂ、２２４ｂ、３２４ｂ　　第２の酸化物層
　　１０５、２２５、３２５　　局所領域
　　１０５ａ　　第１の局所領域
　　１０５ｂ　　第２の局所領域
　　１０６、１４０６　　第２の電極
　　１０７　　パターン
　　２００、３００　　不揮発性記憶装置
　　２０１、３０１　　メモリ本体部
　　２０２、３０２　　メモリアレイ
　　２０３、３０３　　行選択回路・ドライバ
　　２０４　　列選択回路・ドライバ
　　２０５、３０５　　書き込み回路
　　２０６、３０６　　センスアンプ
　　２０７、３０７　　データ入出力回路
　　２０８　　アドレス入力回路
　　２０９、３１０　　制御回路
　　２１１　　上部配線
　　２１２　　下部配線
　　２１４　　内部電極
　　２１５　　電流制御素子
　　２１６、３２３　　下部電極
　　２２６、３２６　　上部電極
　　３０４　　列選択回路
　　３０８　　ＶＣＰ電源
　　３０９　　アドレス入力回路
　　３１７　　プラグ層
　　３１８　　金属配線層
　　３１９　　ソース／ドレイン領域
　　１４０５ｃ　　フィラメント
　　ＢＬ０、ＢＬ１、…　　ビット線
　　Ｔ１１、Ｔ１２、…　　トランジスタ
　　Ｍ１１１、Ｍ１１２、…　　メモリセル
　　Ｍ２１１、Ｍ２１２、…　　メモリセル
　　ＰＬ０、ＰＬ１、…　　プレート線
　　ＷＬ０、ＷＬ１、…　　ワード線

Claims (13)

  1. 　第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に介在し、前記第１の電極および前記第２の電極間に与えられる電圧極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する抵抗変化層とを備え、
    　前記抵抗変化層は、
    　第１の金属の酸化物を含む第１の酸化物層と、
    　前記第１の酸化物層と前記第２の電極との間に接して配置され、第２の金属の酸化物を含み、前記第１の酸化物層に比べて酸素不足度が小さい第２の酸化物層と、
    　前記第１の酸化物層及び前記第２の酸化物層内に前記第２の電極と接して配置され、前記第１の電極に接しておらず、前記第２の酸化物層に比べて酸素不足度が大きく、前記第１の酸化物層と酸素不足度が異なる局所領域とを含む
    　抵抗変化型の不揮発性記憶素子。
  2. 　前記局所領域は、
    　前記第１の酸化物層内に配置され、前記第１の電極に接しておらず、前記第１の酸化物層に比べて酸素不足度が大きい第１の局所領域と、
    　前記第１の局所領域と前記第２の電極との間に前記第１の局所領域及び前記第２の電極に接して配置され、前記第１の局所領域に比べて酸素不足度が小さく、前記第２の酸化物層に比べて酸素不足度が大きい第２の局所領域とを含む
    　請求項１に記載の抵抗変化型の不揮発性記憶素子。
  3. 　前記抵抗変化層は、前記第２の局所領域において高抵抗状態と低抵抗状態とを遷移する
    　請求項２に記載の抵抗変化型の不揮発性記憶素子。
  4. 　前記第２の局所領域は、前記第１の電極から前記第２の電極に向かう方向の膜厚において前記第２の酸化物層の膜厚よりも小さい部分を有する
    　請求項２または３に記載の抵抗変化型の不揮発性記憶素子。
  5. 　前記第２の酸化物層と前記第１の酸化物層とに含まれる金属の酸化物は、同種の金属の酸化物である
    　請求項１～４のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  6. 　前記同種の金属は、Ｔａである
    　請求項５に記載の抵抗変化型の不揮発性記憶素子。
  7. 　前記第１の電極と前記第２の電極とは同一材料から構成される
    　請求項１～６のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  8. 　さらに、前記抵抗変化層に電気的に接続された負荷素子を備える
    　請求項１～７のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  9. 　前記負荷素子は、固定抵抗、トランジスタ、またはダイオードである
    　請求項８に記載の抵抗変化型の不揮発性記憶素子。
  10. 　前記局所領域は、前記抵抗変化層に１つのみ形成されている
    　請求項１～９のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  11. 　基板と、前記基板上に互いに平行に形成された複数の第１の配線と、
    　前記複数の第１の配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と、
    　前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられた請求項１～１０のいずれか１項に記載の不揮発性記憶素子とを具備するメモリセルアレイと、
    　前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、
    　前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、
    　前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路と、を備える
    　不揮発性記憶装置。
  12. 　前記不揮発性記憶素子は、前記抵抗変化層に電気的に接続された電流制御素子を備える
    　請求項１１に記載の不揮発性記憶装置。
  13. 　基板と、前記基板上に形成された、複数のワード線および複数のビット線、前記複数のワード線および複数のビット線にそれぞれ接続された複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の請求項１～１０のいずれか１項に記載の不揮発性記憶素子とを具備するメモリセルアレイと、
    　前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、
    　前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、
    　前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路と、を備える
    　不揮発性記憶装置。
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