JP2008311449A - シリコンによる２端子抵抗スイッチ素子及び半導体デバイス - Google Patents

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Abstract

【課題】加工手法が多様で電極自身の電気特性などを非常に精密に制御する事ができるシリコンを用いて、２端子で動作する抵抗スイッチ素子及び半導体デバイスを提供する。
【解決手段】不純物がドープされたシリコン膜をナノスケールの間隙幅をもって２個配置したことを特徴とする２端子抵抗スイッチ素子。
【選択図】 図３

Description

本発明は、不純物がドープされたシリコン膜をナノスケールの間隙幅をもって２個配置したことを特徴とする２端子抵抗スイッチ素子及び半導体デバイスに関するものである。
現在電気素子の微細化が進み、それぞれの素子の微細化限界が近づきつつある。例えば、現在の主力メモリ素子であるＣＭＯＳの場合、その機能を発現するチャネル長の最小値は６ｎｍであると予想されている。この限界を超える新技術開発のため、様々なアイデアを元に新たな素子の開発が世界中で進められている。
メモリ素子に関して例示すると、原子移動や分子の特性変化を介し、On／Off状態間で大きな抵抗変化を生じる２端子抵抗スイッチ素子が研究されている。以下に代表的な例を紹介する。
非特許文献１で紹介された手法は、硫化銀電極と白金電極の間の電気化学反応を利用して銀粒子の伸縮及び収縮を行い、電極間を銀原子で架橋・切断をコントロールし原子スイッチを実現するものである。
非特許文献２で紹介されている手法は、カテナン系分子の酸化還元反応を利用し、電圧でこの分子の酸化還元反応を誘起させチャンネルを開き、スイッチ素子を実現している。
以上のように近年、少数の金属原子の伸縮若しくは分子の酸化還元反応を利用したスイッチ素子が報告されている。
また発明者らは、図１に示すように、ナノスケール間隙幅を持った金属電極間に電圧を印加することによる２端子抵抗スイッチ素子を提案している（非特許文献３）。この文献で紹介している手法は、１０ｎｍ程度のギャップ幅をもつ金電極間に電圧印加することによってギャップ幅をコントロールするものである。この手法によればギャップ部の抵抗値をコントロールでき、そのギャップ幅のコントロールを利用して不揮発性メモリとして応用できることを示した。ここでナノギャップ電極による抵抗スイッチ現象の抵抗変化モデル図を図２に示す。
ところが素子を構成する電極に金属を使用しているため、加工手法が制限されまた電極自身の電気特性などを制御する事が困難であった。
SCIENCE 289, (2000)1172-1175.Nature 433, (2005) 47-50. Nature 433, (2005)47-50. Nanotechnology 17,(2006) 5669-5674.
本発明の課題は、加工手法が多様で電極自身の電気特性などを非常に精密に制御する事ができるシリコンを用いて、２端子で動作する抵抗スイッチ素子及び半導体デバイスを提供することである。
上記課題は次のような手段により解決される。
（１）不純物がドープされたシリコン膜をナノスケールの間隙幅をもって２個配置したことを特徴とする２端子抵抗スイッチ素子。
（２）上記間隙幅は、０．１ｎｍ〜１００ｎｍの範囲であることを特徴とする（１）に記載の２端子抵抗スイッチ素子。
（３）上記シリコン膜は、非晶質シリコン膜であることを特徴とする（１）又は（２）に記載の２端子抵抗スイッチ素子。
（４）（１）乃至（３）のいずれかに記載の２端子抵抗スイッチ素子を組み込んだ半導体デバイス。
本発明によれば、電極にシリコンを使用することにより、金属のときと比べ加工手法及び電極自身の電気特性などを非常に精密に制御する事ができる。すなわち電極に金属を用いる場合、電極の電気特性を変えるには材質を変えなければならないが、本発明ではシリコンにドープする不純物の種類・量を調整すればよい。また加工もシリコンのみの加工ですむ。
また基板を含めすべてシリコンのみで動作させる事が可能となり抵抗スイッチ素子及び半導体デバイスの作製工程が簡略になる。
図３に本発明に係る２端子抵抗スイッチ素子の模式図を示す。
本発明に係る２端子抵抗スイッチ素子は、不純物がドープされたシリコン膜をナノスケールの間隙幅をもって２個配置したものである。図３は動作を示す部分の構造であり、この構造を他の物質で埋めるか、真空若しくは不活性ガスで封止する構造が必要である。
図４に本発明に係る２端子抵抗スイッチ素子の作製工程を示す。電極材料が金属のときは蒸着により電極を作製していたが、材質がシリコンの時は表面酸化層の影響を考慮して構造をエッチングによって作製する。
具体的な工程は次のとおりである。
（ａ）Ｓｉ基板上に熱酸化炉を使ってシリコン酸化層を３００ｎｍ作製する。
（ｂ）ＣＶＤによりアモルファスシリコン層を５０ｎｍ製膜する。
（ｃ）Ｐを３×１０１５／ｃｍ２のドーズ量でイオン注入を行い、その後基板をアニールして注入したＰイオンを拡散させる。
（ｄ）光リソグラフィーにより、マイクロメートル幅の細線構造を持ったパターンのレジストをパターンニングする。
（ｅ）ＲＩＥによりレジストで覆われていないアモルファスシリコン層をエッチングする。
（ｆ）リフトオフおよびＨＦによる洗浄を行う。
（ｇ）真空チャンバー内でマイクロメートルワイヤー間に電流を印加しナノスケールの幅で電界破断する。
（ｈ）素子が完成する。（もし、電界破談後ナノギャップの幅が広がりすぎてスイッチ動作しない場合は電極間に高電圧(実施例では３０Ｖ程度)を印加してギャップ幅を小さくし、動作可能範囲にまで構造を変形させる。）
作製した試料に真空中で電気特性を測定すると図５のように金属系と同様に抵抗スイッチ効果を発現する。この抵抗変化では低バイアス側で大きな抵抗のヒステリシスが観測され不揮発な抵抗変化を示している事がわかる。
作製した素子に図６のような波形の電圧を印加すると、素子の抵抗状態を高抵抗もしくは低抵抗と自由に変化できる。すなわちナノスケールで向かい合った不純物がドープされたシリコン膜に電圧を印加することにより電気的スイッチを実現するものであり、印加電圧１５Ｖからゆっくりと０Ｖに近づけるとスイッチがOnになり、逆に瞬時に０Ｖに近づけるとスイッチがOffになる。
図６に示すナノギャップ電極の印加電圧波形印加による素子の抵抗変化の結果を図７に示す。図７から分かるようにこの抵抗変化は金属系と同様に可逆的な変化を示す。
図８に本発明に係る２端子抵抗スイッチ素子の写真を示す。ナノギャップはＳｉ細線上に作製されている。右図はナノギャップ部分のＳＥＭ像である。
なお本発明の２端子抵抗スイッチ素子をメモリやストレージ装置等に組み込んで半導体デバイスが得られることはいうまでもない。また、金属系ではゲート電極を加えた３端子での動作も行っており、シリコン系でも同様に２端子に限らず多端子での半導体デバイスも得られる。
ナノギャップ電極の概略図 ナノギャップ電極による抵抗スイッチ現象の抵抗変化モデル図 本発明に係る２端子抵抗スイッチ素子の模式図 作製手順を示す図 作製した試料の抵抗−電圧特性 ナノギャップ電極の印加電圧波形 素子の不揮発な抵抗変化の繰り返し特性 本発明に係る２端子抵抗スイッチ素子及びナノギャップ部のＳＥＭ像

Claims (4)

  1. 不純物がドープされたシリコン膜をナノスケールの間隙幅をもって２個配置したことを特徴とする２端子抵抗スイッチ素子。
  2. 上記間隙幅は、０．１ｎｍ〜１００ｎｍの範囲であることを特徴とする請求項１に記載の２端子抵抗スイッチ素子。
  3. 上記シリコン膜は、非晶質シリコン膜であることを特徴とする請求項１又は２に記載の２端子抵抗スイッチ素子。
  4. 請求項１乃至３のいずれか１項に記載の２端子抵抗スイッチ素子を組み込んだ半導体デバイス。
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