JP2020087992A - 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを内蔵する回路基板 - Google Patents

Abstract

【課題】両面から端子電極にアクセス可能な薄膜キャパシタを提供する。【解決手段】薄膜キャパシタ１は、第１内部電極膜Ｍ１と第２内部電極膜Ｍ２が容量絶縁膜１９を介して交互に積層された容量層１０と、容量層１０の一方の表面に設けられた非容量層２０と、容量層１０の他方の表面に設けられ、第１内部電極膜Ｍ１に接続された第１配線３１及び第２内部電極膜Ｍ２に接続された第２配線３２を含む再配線層３０と、第１及び第２貫通孔ＴＨ１，ＴＨ２と、再配線層３０上に設けられ、第１及び第２配線３１，３２にそれぞれ接続された第１及び第２表面端子Ｅ１，Ｅ２と、非容量層２０上に設けられ、第１及び第２貫通孔ＴＨ１，ＴＨ２を介して第１及び第２配線３１，３２にそれぞれ接続された第１及び第２裏面端子Ｅ３，Ｅ４とを備える。本発明によれば、薄膜キャパシタの表裏に端子電極が設けられていることから、両面から端子電極にアクセスできる。【選択図】図１

Description

本発明は薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを内蔵する回路基板に関し、特に、回路基板に埋め込んで使用することが可能な薄膜キャパシタ及びその製造方法、並びに、このような薄膜キャパシタを内蔵する回路基板に関する。
に関する。

ＩＣが搭載される回路基板には、通常、ＩＣに供給する電源の電位を安定させるためにデカップリングコンデンサが搭載される。デカップリングコンデンサとしては、一般的に積層セラミックチップコンデンサが用いられ、多数の積層セラミックチップコンデンサを回路基板の表面に搭載することにより必要なデカップリング容量を確保している。

しかしながら、近年においては、多数の積層セラミックチップコンデンサを搭載する回路基板上のスペースが不足することが多い。このため、積層セラミックチップコンデンサの代わりに、回路基板に埋め込み可能な薄膜キャパシタが用いられることがある（特許文献１参照）。

特開２００７−８１３２５号公報

しかしながら、特許文献１に記載された薄膜キャパシタは、端子電極が一方の表面側にのみ設けられていることから、薄膜キャパシタの裏面側から端子電極にアクセスすることが困難であった。

したがって、本発明は、両面から端子電極にアクセス可能な薄膜キャパシタ及びその製造方法、並びに、このような薄膜キャパシタを内蔵する回路基板を提供することを目的とする。

本発明による薄膜キャパシタは、１又は２以上の第１内部電極膜と１又は２以上の第２内部電極膜が容量絶縁膜を介して交互に積層された容量層と、容量層の一方の表面に設けられた非容量層と、容量層の他方の表面に設けられ、第１内部電極膜に接続された第１配線及び第２内部電極膜に接続された第２配線を含む再配線層と、容量層及び非容量層を貫通して設けられた第１及び第２貫通孔と、再配線層上に設けられ、第１及び第２配線にそれぞれ接続された第１及び第２表面端子と、非容量層上に設けられ、第１及び第２貫通孔を介して第１及び第２配線にそれぞれ接続された第１及び第２裏面端子とを備える。

本発明によれば、薄膜キャパシタの表裏に端子電極が設けられていることから、両面から端子電極にアクセスすることが可能となる。しかも、容量層と非容量層が積層された構成を有していることから、容量層が非常に薄い場合であっても非容量層によって十分な強度を確保することが可能となる。特に、非容量層の材料として容量層の熱膨張係数に近い材料を選択すれば、反りの発生を防止することもできる。

本発明において、非容量層は、容量絶縁膜と同じ材料からなる２以上の第１材料層と、第１及び第２内部電極膜と同じ材料からなり、２以上の第１材料層に挟まれた第２材料層とを含むものであっても構わない。これによれば、容量層と非容量層の熱膨張係数がほぼ一致することから、反りの発生をより効果的に防止することが可能となる。

本発明において、第１材料層の厚みは容量絶縁膜の厚みよりも厚く、第２材料層の厚みは第１及び第２内部電極膜の厚みよりも厚くても構わない。これによれば、薄膜キャパシタの全体の強度を十分に確保することが可能となる。

本発明による回路基板は、第１及び第２配線層と、第１配線層と第２配線層の間に位置する絶縁樹脂層と、絶縁樹脂層に埋め込まれた上記の薄膜キャパシタとを備え、第１表面電極は、第１配線層に設けられた第１電源配線に接続され、第２表面電極は、第１配線層に設けられた第１グランド配線に接続され、第１裏面電極は、第２配線層に設けられた第２電源配線に接続され、第２裏面電極は、第２配線層に設けられた第２グランド配線に接続される。

本発明によれば、電源配線及びグランド配線と薄膜キャパシタの配線距離が短縮されることから、等価直列インダクタンス（ＥＳＬ）を低減することが可能となる。

本発明による薄膜キャパシタの製造方法は、支持体の表面に、１又は２以上の第１内部電極膜と１又は２以上の第２内部電極膜が容量絶縁膜を介して交互に積層された容量層を形成し、容量層の一方の表面に非容量層を形成し、非容量層に容量層に達する第１及び第２トレンチを形成し、支持体を削除した後、支持体で覆われていた容量層の他方の表面側から、それぞれ第１及び第２トレンチに達する第３及び第４トレンチを形成することにより、第１及び第３トレンチからなる第１貫通孔と、第２及び第４トレンチからなる第２貫通孔を形成し、容量層の他方の表面に、第１内部電極膜に接続された第１配線及び第２内部電極膜に接続された第２配線を含む再配線層を形成し、再配線層上に、第１及び第２配線にそれぞれ接続された第１及び第２表面端子を形成し、非容量層上に、第１及び第２貫通孔を介して第１及び第２配線にそれぞれ接続された第１及び第２裏面端子を形成することを特徴とする。

本発明によれば、両面に端子電極を有し、且つ、非容量層によって強度が確保された薄膜キャパシタを容易に作製することが可能となる。

このように、本発明によれば、両面から端子電極にアクセス可能な薄膜キャパシタ及びその製造方法、並びに、このような薄膜キャパシタを内蔵する回路基板を提供することが可能となる。

図１は、本発明の好ましい実施形態による薄膜キャパシタ１の構成を示す略断面図である。 図２は、第１配線３１と第１裏面電極Ｅ３の接続部分（第２配線３２と第２裏面電極Ｅ４の接続部分）の模式的な拡大図である。 図３は、薄膜キャパシタ１を内蔵する回路基板１００の構成を示す略断面図である。 図４は、薄膜キャパシタ１の製造方法を示す工程図である。 図５は、薄膜キャパシタ１の製造方法を示す工程図である。 図６は、薄膜キャパシタ１の製造方法を示す工程図である。 図７は、薄膜キャパシタ１の製造方法を示す工程図である。 図８は、薄膜キャパシタ１の製造方法を示す工程図である。 図９は、薄膜キャパシタ１の製造方法を示す工程図である。 図１０は、薄膜キャパシタ１の製造方法を示す工程図である。 図１１は、薄膜キャパシタ１の製造方法を示す工程図である。 図１２は、薄膜キャパシタ１の製造方法を示す工程図である。 図１３は、薄膜キャパシタ１の製造方法を示す工程図である。 図１４は、薄膜キャパシタ１の製造方法を示す工程図である。 図１５は、薄膜キャパシタ１の製造方法を示す工程図である。 図１６は、薄膜キャパシタ１の製造方法を示す工程図である。 図１７は、薄膜キャパシタ１の製造方法を示す工程図である。 図１８は、薄膜キャパシタ１の変形例による製造方法を示す工程図である。 図１９は、薄膜キャパシタ１の変形例による製造方法を示す工程図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい実施形態による薄膜キャパシタ１の構成を示す略断面図である。

図１に示すように、本実施形態による薄膜キャパシタ１は、容量層１０と、容量層１０の一方の表面（図１においては下面）に設けられた非容量層２０と、容量層１０の他方の表面（図１においては上面）に設けられた再配線層３０とを有する。再配線層３０の表面には、第１及び第２表面端子Ｅ１，Ｅ２が設けられ、非容量層２０の表面には第１及び第２裏面端子Ｅ３，Ｅ４が設けられている。

容量層１０は、容量絶縁膜１９を介して積層された複数の内部電極膜１１〜１７を有している。これら内部電極膜１１〜１７のうち、再配線層３０から見て奇数番目の内部電極膜１１，１３，１５，１７は第１内部電極膜Ｍ１を構成し、再配線層３０から見て偶数番目の内部電極膜１２，１４，１６は第２内部電極膜Ｍ２を構成する。つまり、容量層１０は、４層の第１内部電極膜Ｍ１と３層の第２内部電極膜Ｍ２が容量絶縁膜１９を介して交互に積層された構造を有している。

内部電極膜１１〜１７は、例えばニッケル（Ｎｉ）又は白金（Ｐｔ）を含有する導電材料からなり、特に、ニッケル（Ｎｉ）を主成分とする導電材料が好適に用いられる。「主成分」とは、全体の５０質量％以上を占める成分をいう。また、内部電極膜１１〜１７の主成分がニッケル（Ｎｉ）である場合、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）または銀（Ａｇ）が添加されていても構わない。これらの元素を添加することにより内部電極膜１１〜１７が破れにくくなり、膜の連続性を高めることが可能となる。なお、内部電極膜１１〜１７は複数の添加元素を含有しても構わない。内部電極膜１１〜１７のそれぞれの厚さは、例えば１０ｎｍ〜１０００ｎｍ程度である。

容量絶縁膜１９は、例えばペロブスカイト系の誘電体材料によって構成される。ペロブスカイト系の誘電体材料としては、ＢａＴｉＯ_３（チタン酸バリウム）、（Ｂａ_１−ＸＳｒ_Ｘ）ＴｉＯ_３（チタン酸バリウムストロンチウム）、（Ｂａ_１−ＸＣａ_Ｘ）ＴｉＯ_３、ＰｂＴｉＯ_３、Ｐｂ（Ｚｒ_ＸＴｉ_１−Ｘ）Ｏ_３等のペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ_１／３Ｎｂ_２／３）Ｏ_３等に代表される複合ペロブスカイトリラクサー型強誘電体材料や、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＳｒＢｉ_２Ｔａ_２Ｏ_９等に代表されるビスマス層状化合物、（Ｓｒ_１−ＸＢａ_Ｘ）Ｎｂ_２Ｏ_６、ＰｂＮｂ_２Ｏ_６等に代表されるタングステンブロンズ型強誘電体材料等が挙げられる。ここで、ペロブスカイト構造、ペロブスカイトリラクサー型強誘電体材料、ビスマス層状化合物、タングステンブロンズ型強誘電体材料において、ＡサイトとＢサイト比は、通常整数比であるが、特性向上のため、意図的に整数比からずらしてもよい。なお、容量絶縁膜１９の特性制御のため、容量絶縁膜１９に適宜、副成分として添加物質が含有されていてもよい。容量絶縁膜１９は焼成されており、その比誘電率（ε_ｒ）は、例えば１００以上である。なお、容量絶縁膜１９の比誘電率は大きいほど好ましく、その上限値は特に限定されない。容量絶縁膜１９の１枚当たりの厚さは、例えば１０ｎｍ〜１０００ｎｍである。

非容量層２０は、容量絶縁膜１９と同じ材料からなる第１材料層２１，２３と、内部電極膜１１〜１７と同じ材料からなる第２材料層２２を有しており、第２材料層２２が第１材料層２１，２３の間に挟み込まれた構造を有している。第１材料層２１，２３のそれぞれの厚みは、容量絶縁膜１９のそれぞれの厚みよりも厚く、例えば１μｍ〜５μｍ程度である。同様に、第２材料層２２の厚みは、内部電極膜１１〜１７のそれぞれの厚みよりも厚く、例えば１μｍ〜５μｍ程度である。

非容量層２０は、薄膜キャパシタ１の機械的強度を確保するとともに、ハンドリングを容易とするために設けられている。一般的な薄膜キャパシタにおいては、シリコン（Ｓｉ）などの支持体上に容量層が形成されているが、シリコン（Ｓｉ）などからなる支持体は、熱膨張係数が容量層と大きく異なるため、反りの発生を防止するためには、支持体の厚みをある程度厚みを厚くする必要がある。その結果、薄膜キャパシタの全体の厚みが増大するという問題が生じるが、本実施形態においては、非容量層２０が容量層１０と同じ材料からなることから、両者の熱膨張係数がほぼ一致し、非容量層２０の厚さに関わらず反りはほとんど発生しない。

図１に示す例では、絶縁材料からなる２つの第１材料層２１と、導電材料からなる１つの第２材料層２２によって非容量層２０が構成されているが、本発明がこれに限定されるものではない。例えば、３つの第１材料層２１と２つの第２材料層２２を交互に積層した５層構造の非容量層２０を用いても構わないし、４つの第１材料層２１と３つの第２材料層２２を交互に積層した７層構造の非容量層２０を用いても構わない。また、非容量層２０の層数が奇数である点は必須でなく、偶数であっても構わない。

再配線層３０は、第１内部電極膜Ｍ１に接続された第１配線３１と、第２内部電極膜Ｍ２に接続された第２配線３２を有している。第１及び第２配線３１，３２と容量層１０の間には絶縁樹脂層３３が設けられている。また、第１及び第２配線３１，３２は、絶縁樹脂層３４で覆われ、絶縁樹脂層３４の表面に第１及び第２表面端子Ｅ１，Ｅ２が設けられている。

端子Ｅ１〜Ｅ４を構成する材料としては、ニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）またはこれらの金属を含有する合金を主成分とする金属材料を用いることが好ましく、特に、銅（Ｃｕ）を用いることが好ましい。端子Ｅ１〜Ｅ４の材料として銅（Ｃｕ）を用いる場合、その純度は高いほど好ましく、９９．９９質量％以上の純度であることが好ましい。端子Ｅ１〜Ｅ４の材料として銅（Ｃｕ）を用いる場合、不純物として、鉄（Ｆｅ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、ケイ素（Ｓｉ）又はクロム（Ｃｒ）、バナジウム（Ｖ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）イットリウム（Ｙ）、ランタン（Ｌａ）、セシウム（Ｃｅ）等の遷移金属元素あるいは希土類元素等、塩素（Ｃｌ）、硫黄（Ｓ）、リン（Ｐ）等が含まれていても構わない。

図１に示すように、容量層１０にはトレンチＴ１〜Ｔ７が設けられており、トレンチＴ１〜Ｔ７の底部においてそれぞれ内部電極膜１１〜１７が露出している。そして、トレンチＴ１，Ｔ３，Ｔ５，Ｔ７の底部に露出する内部電極膜１１，１３，１５，１７が第１配線３１に接続され、トレンチＴ２，Ｔ４，Ｔ６の底部に露出する内部電極膜１２，１４，１６が第２配線３２に接続される。さらに、容量層１０には、容量層１０を貫通するトレンチＴ８，Ｔ９がさらに設けられており、非容量層２０には、非容量層２０を貫通するトレンチＴ１０，Ｔ１１が設けられている。トレンチＴ８，Ｔ１０は平面視で互いに重なる位置に設けられており、これにより、容量層１０及び非容量層２０を貫通する第１貫通孔ＴＨ１が形成される。同様に、トレンチＴ９，Ｔ１１は平面視で互いに重なる位置に設けられており、これにより、容量層１０及び非容量層２０を貫通する第２貫通孔ＴＨ２が形成される。

非容量層２０に設けられたトレンチＴ１０，Ｔ１１には、それぞれ第１及び第２裏面電極Ｅ３，Ｅ４を構成する導電材料が埋め込まれている。そして、第１裏面電極Ｅ３は、第１貫通孔ＴＨ１を介して再配線層３０の第１配線３１に接続され、第２裏面電極Ｅ４は、第２貫通孔ＴＨ２を介して再配線層３０の第２配線３２に接続される。このため、第１表面電極Ｅ１と第１裏面電極Ｅ３は互いに同電位となり、第２表面電極Ｅ２と第２裏面電極Ｅ４は互いに同電位となる。

図２は、第１配線３１と第１裏面電極Ｅ３の接続部分（第２配線３２と第２裏面電極Ｅ４の接続部分）の模式的な拡大図である。

図２に示すように、第１裏面電極Ｅ３（第２裏面電極Ｅ４）の先端部における径をφ１とし、第１配線３１（第２配線３２）の先端部における径をφ２とした場合、φ１／φ２の値は１．５〜１０の範囲であることが好ましい。具体的には、φ１＝１００〜２００μｍ程度であり、φ２＝２０〜６０μｍ程度である。これは、φ１／φ２の値が１．５未満である場合は容量値のロスが大きいからであり、φ１／φ２の値が１０を超える場合は第１配線３１と第１裏面電極Ｅ３の密着性（第２配線３２と第２裏面電極Ｅ４の密着性）が不十分となるからである。また、第１裏面電極Ｅ３及び第２裏面電極Ｅ４の先端に形成される凹部の深さＤについては、１〜３μｍ程度とすればよい。

図３は、薄膜キャパシタ１を内蔵する回路基板１００の構成を示す略断面図である。

図３に示す回路基板１００は、配線層Ｌ１〜Ｌ４と、配線層Ｌ１と配線層Ｌ２の間に設けられた絶縁樹脂層１１０と、配線層Ｌ２と配線層Ｌ３の間に設けられた絶縁樹脂層１２０と、配線層Ｌ３と配線層Ｌ４の間に設けられた絶縁樹脂層１３０とを有し、絶縁樹脂層１２０に本実施形態による薄膜キャパシタ１が埋め込まれた構成を有している。配線層Ｌ１と配線層Ｌ２は、絶縁樹脂層１１０を貫通するビア導体１４１を介して接続され、配線層Ｌ２と配線層Ｌ３は、絶縁樹脂層１２０を貫通するビア導体１４２を介して接続され、配線層Ｌ３と配線層Ｌ４は、絶縁樹脂層１３０を貫通するビア導体１４３を介して接続される。

薄膜キャパシタ１に設けられた第１表面電極Ｅ１は、ビア導体１５１を介して、配線層Ｌ３に設けられた電源配線Ｖ３に接続され、薄膜キャパシタ１に設けられた第１裏面電極Ｅ３は、ビア導体１５３を介して、配線層Ｌ２に設けられた電源配線Ｖ２に接続される。電源配線Ｖ２は、対応するビア導体１４１を介して配線層Ｌ１に設けられた電源パターンＶ１に接続され、電源配線Ｖ３は、対応するビア導体１４３を介して配線層Ｌ４に設けられた電源パターンＶ４に接続される。電源配線Ｖ２と電源配線Ｖ３は、ビア導体１４２を介して短絡されていても構わない。

薄膜キャパシタ１に設けられた第２表面電極Ｅ２は、ビア導体１５２を介して、配線層Ｌ３に設けられたグランド配線Ｇ３に接続され、薄膜キャパシタ１に設けられた第２裏面電極Ｅ４は、ビア導体１５４を介して、配線層Ｌ２に設けられたグランド配線Ｇ２に接続される。グランド配線Ｇ２は、対応するビア導体１４１を介して配線層Ｌ１に設けられたグランドパターンＧ１に接続され、グランド配線Ｇ３は、対応するビア導体１４３を介して配線層Ｌ４に設けられたグランドパターンＧ４に接続される。グランド配線Ｇ２とグランド配線Ｇ３は、ビア導体１４２を介して短絡されていても構わない。

配線層Ｌ１の表面１０１又は配線層Ｌ４の表面１０４には、ＩＣチップや各種受動部品を搭載することが可能である。例えば、配線層Ｌ４の表面１０４にＩＣチップを搭載する場合、ＩＣチップの電源パッドを電源パターンＶ４に接続し、ＩＣチップのグランドパッドをグランドパターンＧ４に接続することにより、本実施形態による薄膜キャパシタ１がデカップリングコンデンサとして機能する。

このように、本実施形態による薄膜キャパシタ１を回路基板１００に埋め込めば、回路基板１００の内部で薄膜キャパシタ１の両面側から端子電極Ｅ１〜Ｅ４にアクセスすることが可能となり、等価直列インダクタンス（ＥＳＬ）を低減することが可能となる。具体的には、裏面電極Ｅ３，Ｅ４を設けない場合と比べると、等価直列インダクタンス（ＥＳＬ）を約２０％低減することが可能となる。

次に、本実施形態による薄膜キャパシタ１の製造方法について説明する。

図４〜図１７は、本実施形態による薄膜キャパシタ１の製造方法を示す工程図である。

まず、図４に示すように、ニッケル（Ｎｉ）などからなる支持体５０の表面に容量層１０及び非容量層２０をこの順に積層する。容量層１０の形成は、内部電極膜１１〜１７と容量絶縁膜１９を交互に成膜することにより行う。内部電極膜１１〜１７の形成方法としては、例えばＤＣスパッタリング等が挙げられる。容量絶縁膜１９の形成方法としては、溶液法、スパッタリング等のＰＶＤ（Physical Vapor Deposition）法、又はＣＶＤ（Chemical Vapor Deposition）法等の成膜技術を用いることができるが、スパッタリング法がより好ましい方法である。非容量層２０についても同様であり、第１材料層２１と第２材料層２２を交互に成膜することにより非容量層２０を形成する。

その後、焼成を行い、容量絶縁膜１９を焼結させる。焼成時の温度は、容量絶縁膜１９を構成する誘電体材料が焼結（結晶化）する温度とすることが好ましく、ペロブスカイト系の誘電体材料を用いる場合、８００〜１０００℃程度であることが好ましい。また、焼成時間は５分〜２時間程度とすることができる。焼成時の雰囲気は特に限定されず、酸化性雰囲気、還元性雰囲気、中性雰囲気のいずれでもよいが、少なくとも、内部電極膜１１〜１７が酸化しない程度の酸素分圧下で焼成することが好ましい。かかる焼成工程においては、非容量層２０を構成する第１材料層２１も同時に焼結する。

次に、図５に示すように、エッチングにより非容量層２０にトレンチＴ１０，Ｔ１１を形成する。トレンチＴ１０，Ｔ１１は、非容量層２０を貫通し、少なくとも容量層１０に含まれる内部電極膜１７に達する深さである必要がある。その後、トレンチＴ１０，Ｔ１１の内部を含む非容量層２０の表面全体にパッシベーション膜４０を形成する。

次に、図６に示すように、トレンチＴ１０，Ｔ１１が埋め込まれるよう、パッシベーション膜４０上に銅（Ｃｕ）などからなる導電材料６０を形成した後、図７に示すように、導電材料６０をパターニングすることによって第１及び第２裏面電極Ｅ３，Ｅ４を形成する。導電材料６０の形成は、スパッタリング法や蒸着法によってクロム（Ｃｒ）及び銅（Ｃｕ）からなるシード層を形成した後、電解メッキによって必要な膜厚を得ることが好ましい。その後、図８に示すように、塩化鉄（ＦｅＣｌ_３）や過酸化水素系の硝酸（ＨＮＯ_３・Ｈ_２Ｏ_２）等のエッチング液を用いて支持体５０を除去する。これにより、容量層１０の他方の表面が露出する。ここで、非容量層２０を構成する第１材料層２１に欠陥が存在する場合、支持体５０を除去するために用いるエッチング液が欠陥を介して内部に滲入する恐れがあるが、本実施形態においては、第１材料層２１を２層有していることから、欠陥の位置が重なる可能性は極めて低く、このため、エッチング液が容量層１０に達することはほとんどない。

次に、図９に示すように、内部電極膜１１に達するトレンチＴ１，Ｔ１３，Ｔ１８，Ｔ１５，Ｔ１７，Ｔ１９を形成する。これらのトレンチＴ１，Ｔ１３，Ｔ１８，Ｔ１５，Ｔ１７，Ｔ１９は、１層の内部電極膜及び１層の容量絶縁膜をパターニングすることによって形成することができる。このうち、トレンチＴ１３，Ｔ１８，Ｔ１５，Ｔ１７，Ｔ１９は、図１に示したトレンチＴ３，Ｔ８，Ｔ５，Ｔ７，Ｔ９を形成すべき平面位置に設けられる。本工程によりトレンチＴ１が完成し、その底面には内部電極膜１１が露出する。

次に、図１０に示すように、２層の内部電極膜及び２層の容量絶縁膜をパターニングすることによって、Ｔ２３，Ｔ２８，Ｔ２７，Ｔ２６，Ｔ２９，Ｔ２を形成する。このうち、トレンチＴ２３，Ｔ２８，Ｔ２７，Ｔ２６，Ｔ２９は、図１に示したトレンチＴ３，Ｔ８，Ｔ７，Ｔ６，Ｔ９を形成すべき平面位置に設けられる。本工程によりトレンチＴ２が完成し、その底面には内部電極膜１２が露出する。また、トレンチＴ１３，Ｔ２３からなるトレンチＴ３も完成し、その底面には内部電極膜１３が露出する。

次に、図１１に示すように、４層の内部電極膜及び４層の容量絶縁膜をパターニングすることによって、Ｔ４８，Ｔ４５，Ｔ４７，Ｔ４６，Ｔ４９，Ｔ４を形成する。このうち、トレンチＴ４８，Ｔ４５，Ｔ４７，Ｔ４６，Ｔ４９は、図１に示したトレンチＴ８，Ｔ５，Ｔ７，Ｔ６，Ｔ９を形成すべき平面位置に設けられる。本工程によりトレンチＴ４が完成し、その底面には内部電極膜１４が露出する。また、トレンチＴ１５，Ｔ４５からなるトレンチＴ５も完成し、その底面には内部電極膜１５が露出する。また、トレンチＴ２６，Ｔ４６からなるトレンチＴ６も完成し、その底面には内部電極膜１６が露出する。また、トレンチＴ１７，Ｔ２７，Ｔ４７からなるトレンチＴ７も完成し、その底面には内部電極膜１７が露出する。さらに、トレンチＴ１８，Ｔ２８，Ｔ４８からなるトレンチＴ８も完成し、その底面には第１裏面電極Ｅ３を構成する導電材料が露出する。同様に、トレンチＴ１９，Ｔ２９，Ｔ４９からなるトレンチＴ９も完成し、その底面には第２裏面電極Ｅ４を構成する導電材料が露出する。

次に、図１２に示すように、トレンチＴ１〜Ｔ９を埋める絶縁樹脂層３３を形成した後、図１３に示すように、トレンチＴ１〜Ｔ９の底部を開口させる開口パターンＰ１〜Ｐ９を絶縁樹脂層３３を形成する。これにより、トレンチＴ１〜Ｔ７の底部には、それぞれ開口パターンＰ１〜Ｐ７を介して内部電極膜１１〜１７が露出し、トレンチＴ８，Ｔ９の底部には、それぞれ開口パターンＰ８，Ｐ９を介して第１及び第２裏面電極Ｅ３，Ｅ４を構成する導電材料が露出する。

次に、図１４に示すように、トレンチＴ１〜Ｔ９の内部を含む絶縁樹脂層３３の全面に再配線３５を形成する。これにより、トレンチＴ１〜Ｔ７の底部において再配線３５と内部電極膜１１〜１７が接続され、トレンチＴ８，Ｔ９の底部において再配線３５と第１及び第２裏面電極Ｅ３，Ｅ４を構成する導電材料が接続される。そして、図１５に示すように、再配線３５をパターニングすることによって、再配線３５を第１配線３１と第２配線３２に分離する。これにより、第１配線３１は、内部電極膜１１，１３，１５，１７及び第１裏面電極Ｅ３に共通に接続され、第２配線３２は、内部電極膜１２，１４，１６及び第２裏面電極Ｅ４に共通に接続されることになる。

次に、図１６に示すように、第１配線３１及び第２配線３２を覆う絶縁樹脂層３４を形成した後、図１７に示すように、第１配線３１を露出させる開口部３４ａと第２配線３２を露出させる開口部３４ｂを絶縁樹脂層３４に形成する。その後、開口部３４ａ，３４ｂが埋め込まれるよう、絶縁樹脂層３４上に銅（Ｃｕ）などからなる導電材料を形成した後、この導電材料をパターニングすることによって図１に示す第１及び第２表面電極Ｅ１，Ｅ２を形成すれば、本実施形態による薄膜キャパシタ１が完成する。第１及び第２表面電極Ｅ１，Ｅ２の形成においても、スパッタリング法や蒸着法によってクロム（Ｃｒ）及び銅（Ｃｕ）からなるシード層を形成した後、電解メッキによって必要な膜厚を得ることが好ましい。

このように、本実施形態による薄膜キャパシタ１の製造方法においては、容量層１０にトレンチＴ１〜Ｔ９を形成する前に、容量層１０に達する深さのトレンチＴ１０，Ｔ１１を非容量層２０に形成していることから、両面電極構造を有する薄膜キャパシタ１を容易に作製することが可能となる。

しかも、非容量層２０を構成する第１材料層２１の材料として容量絶縁膜１９と同じ材料を用い、非容量層２０を構成する第２材料層２２の材料として内部電極膜１１〜１７と同じ材料を用いれば、同じ装置を用いて容量層１０と非容量層２０を成膜することができる。また、第１材料層２１の厚みを容量絶縁膜１９よりも厚く成膜し、第２材料層２２の厚みを内部電極膜１１〜１７よりも厚く成膜していることから、非容量層２０の成膜工程数を少なくすることが可能となる。

また、図７に示した導電材料６０のパターニングを再配線層３０の形成後に行うことも可能である。この場合、図４〜図６及び図８〜図１７に示す工程を行うことによって図１８に示す構造を得た後、図１９に示すように、再配線層３０の表面に銅（Ｃｕ）などからなる導電材料７０を形成し、最後に、導電材料６０，７０をパターニングすることによって、図１に示す薄膜キャパシタ１を得ることができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、４層の第１内部電極膜１１，１３，１５，１７と、３層の第２内部電極膜１２，１４，１６からなる容量層１０を用いているが、容量層１０を構成する第１内部電極膜の層数と第２内部電極膜の層数については特に限定されない。したがって、１又は２以上の第１内部電極膜と１又は２以上の第２内部電極膜が容量絶縁膜を介して交互に積層された構造を有していれば足りる。

また、上記実施形態においては、非容量層２０を構成する第１材料層２１の材料として容量絶縁膜１９と同じ材料を用い、非容量層２０を構成する第２材料層２２の材料として内部電極膜１１〜１７と同じ材料を用いているが、容量層１０の熱膨張係数と非容量層２０の熱膨張係数が近い限り、この点は必須でない。但し、本実施形態のように、非容量層２０を構成する第１材料層２１の材料として容量絶縁膜１９と同じ材料を用い、非容量層２０を構成する第２材料層２２の材料として内部電極膜１１〜１７と同じ材料を用いることにより、容量層１０の熱膨張係数と非容量層２０の熱膨張係数をほぼ一致させることが可能となる。

１ 薄膜キャパシタ
１０ 容量層
１１〜１７ 内部電極膜
１９ 容量絶縁膜
２０ 非容量層
３０ 再配線層
３３，３４ 絶縁樹脂層
３４ａ，３４ｂ 開口部
３５ 再配線
４０ パッシベーション膜
５０ 支持体
６０，７０ 導電材料
１００ 回路基板
１０１，１０４ 回路基板の表面
１１０，１２０，１３０ 絶縁樹脂層
１４１〜１４３，１５１〜１５４ ビア導体
Ｅ１ 第１表面端子
Ｅ２ 第２表面端子
Ｅ３ 第１裏面端子
Ｅ４ 第２裏面端子
Ｇ１，Ｇ４ グランドパターン
Ｇ２，Ｇ３ グランド配線
Ｌ１〜Ｌ４ 配線層
Ｐ１〜Ｐ９ 開口パターン
Ｔ１〜Ｔ１１，Ｔ１３，Ｔ１５，Ｔ１７，Ｔ１８，Ｔ１９，Ｔ２３，Ｔ２６，Ｔ２７〜Ｔ２９，Ｔ４５〜Ｔ４９ トレンチ
Ｖ１，Ｖ４ 電源パターン
Ｖ２，Ｖ３ 電源配線

Claims (5)

1. １又は２以上の第１内部電極膜と１又は２以上の第２内部電極膜が容量絶縁膜を介して交互に積層された容量層と、
   前記容量層の一方の表面に設けられた非容量層と、
   前記容量層の他方の表面に設けられ、前記第１内部電極膜に接続された第１配線及び前記第２内部電極膜に接続された第２配線を含む再配線層と、
   前記容量層及び前記非容量層を貫通して設けられた第１及び第２貫通孔と、
   前記再配線層上に設けられ、前記第１及び第２配線にそれぞれ接続された第１及び第２表面端子と、
   前記非容量層上に設けられ、前記第１及び第２貫通孔を介して前記第１及び第２配線にそれぞれ接続された第１及び第２裏面端子と、を備える薄膜キャパシタ。
2. 前記非容量層は、前記容量絶縁膜と同じ材料からなる２以上の第１材料層と、前記第１及び第２内部電極膜と同じ材料からなり、前記２以上の第１材料層に挟まれた第２材料層とを含む、請求項１に記載の薄膜キャパシタ。
3. 前記第１材料層の厚みは前記容量絶縁膜の厚みよりも厚く、前記第２材料層の厚みは前記第１及び第２内部電極膜の厚みよりも厚い、請求項２に記載の薄膜キャパシタ。
4. 第１及び第２配線層と、
   前記第１配線層と前記第２配線層の間に位置する絶縁樹脂層と、
   前記絶縁樹脂層に埋め込まれた請求項１乃至３のいずれか一項に記載の薄膜キャパシタと、を備え、
   前記第１表面電極は、前記第１配線層に設けられた第１電源配線に接続され、
   前記第２表面電極は、前記第１配線層に設けられた第１グランド配線に接続され、
   前記第１裏面電極は、前記第２配線層に設けられた第２電源配線に接続され、
   前記第２裏面電極は、前記第２配線層に設けられた第２グランド配線に接続される、回路基板。
5. 支持体の表面に、１又は２以上の第１内部電極膜と１又は２以上の第２内部電極膜が容量絶縁膜を介して交互に積層された容量層を形成し、
   前記容量層の一方の表面に非容量層を形成し、
   前記非容量層に前記容量層に達する第１及び第２トレンチを形成し、
   前記支持体を削除した後、前記支持体で覆われていた前記容量層の他方の表面側から、それぞれ前記第１及び第２トレンチに達する第３及び第４トレンチを形成することにより、前記第１及び第３トレンチからなる第１貫通孔と、前記第２及び第４トレンチからなる第２貫通孔を形成し、
   前記容量層の他方の表面に、前記第１内部電極膜に接続された第１配線及び前記第２内部電極膜に接続された第２配線を含む再配線層を形成し、
   前記再配線層上に、前記第１及び第２配線にそれぞれ接続された第１及び第２表面端子を形成し、
   前記非容量層上に、前記第１及び第２貫通孔を介して前記第１及び第２配線にそれぞれ接続された第１及び第２裏面端子を形成する、薄膜キャパシタの製造方法。

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