KR102262273B1 - 건식 식각에 의한 커패시터 및 이의 제조 방법 - Google Patents
건식 식각에 의한 커패시터 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR102262273B1 KR102262273B1 KR1020190158989A KR20190158989A KR102262273B1 KR 102262273 B1 KR102262273 B1 KR 102262273B1 KR 1020190158989 A KR1020190158989 A KR 1020190158989A KR 20190158989 A KR20190158989 A KR 20190158989A KR 102262273 B1 KR102262273 B1 KR 102262273B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- etch stopper
- electrode
- stopper layer
- capacitor
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 45
- 238000001312 dry etching Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 239000011810 insulating material Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 23
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- 239000010931 gold Substances 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 230
- 238000005530 etching Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 229910018503 SF6 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003985 ceramic capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명에 따른 커패시터는, 기판 상에 형성되는 복수 개의 전극층; 상기 복수 개의 전극 층 사이에 개재되는 절연 재질의 유전체층; 상기 전극층 각각에 전기적으로 연결되는 배선부; 및 상기 전극층과 상기 배선부 사이에 개재되고, 상기 전극층과 서로 다른 도전성 재질로 형성되는 에치스토퍼층을 포함한다.
Description
본 발명은 커패시터 및 그 제조 방법에 관한 것이다.
각종 반도체 소자의 소형화 및 고집적화 추세에 따라, 공급된 전력을 소비, 축적 또는 방출하는 소자인 수동 소자를 집적화하기 위한 연구가 지속되고 있다.
예를 들어, 고집적 수동 소자의 하나인 트렌치 커패시터(trench capacitor)는, 기판 내에 깊은 홈을 파고 그에 따라 추가로 확보되는 측벽 면적을 활용하여 정전 용량을 증대시켜 고밀도 및 고용량을 달성하는 구조의 커패시터이다. 이러한 트렌치 커패시터는, MLCC(multilayer ceramic condenser, 적층세라믹커패시터), SLC(single layer capacitor)와 함께 고집적 커패시터로서 그 수요가 증대되고 있고, 고집적화를 위한 연구 개발이 지속적으로 이루어지고 있다. 예를 들어, 특허문헌 1은 구조적인 안정성 및 집적도를 향상시킬 수 있는 전극 구조를 갖는 전자 소자를 개시하고 있다.
이와 관련하여, 집적도 향상 및 용량 증대를 위하여 전극 레이어 및 유전체 레이어를 다층으로 적층하는 설계에 있어, 각 전극 레이어에 전기 연결을 위한 배선 구조를 정밀하게 형성하여 연결하는 것이 제품의 수율과 신뢰성에 관건이 될 수 있다.
구체적으로, 배선 구조를 각 금속 레이어에 정확하게 연결시키기 위하여, 설계된 위치에서 설계된 깊이의 전극 레이어까지 정확하게 식각을 수행하는 공정이 요구될 수 있다. 그러나, 식각 시간을 제어하여 원하는 깊이까지 전극 레이어와 유전체 레이어를 건식 식각하는 경우, 적층 형성된 전극 레이어 및 유전체 레이어의 불균일한 두께나, 건식 식각에 의해 형성되는 식각 프로파일, 공정 환경의 편차 등으로 인하여, 원하는 깊이 및 원하는 형상으로 식각을 균일하게 수행하기 어려운 문제점이 있었다.
본 발명의 일 목적은 전극과 배선 단자 간의 정확한 연결을 보장하는 제조 공정이 구현될 수 있는 커패시터를 제공하기 위한 것이다.
본 발명의 다른 일 목적은 건식 식각 공정의 공정 변수를 복잡화시키지 않고도 전극과 배선 단자의 정확한 연결을 보장하는 커패시터의 제조 방법을 제공하기 위한 것이다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
본 발명의 목적을 달성하기 위하여 본 발명에 따른 커패시터는, 기판 상에 형성되는 복수 개의 전극층; 상기 복수 개의 전극층 사이에 개재되는 절연 재질의 유전체층; 상기 전극층 각각에 전기적으로 연결되는 배선부; 및 상기 전극층과 상기 배선부 사이에 개재되고, 상기 전극층과 서로 다른 도전성 재질로 형성되는 에치스토퍼(etch stopper)층을 포함한다.
상기 에치스토퍼층은 상기 전극층 각각의 상부면에 배치될 수 있다.
서로 다른 상기 전극층의 상부면에 배치되는 상기 에치스토퍼층은 평면 단면의 서로 다른 영역을 덮도록 배치될 수 있다.
상기 에치스토퍼층은, 티타늄(Ti), 금(Au), 알루미늄(Al), 니켈(Ni) 및 이들의 조합으로부터 선택될 수 있는 것을 포함할 수 있다.
상기 커패시터는, 상기 에치스토퍼층의 적어도 일부를 상기 배선부와 접촉 가능하도록 노출시키고, 상기 전극층의 적어도 일부를 덮도록 형성되는 절연층을 더 포함할 수 있다.
본 발명의 다른 일 목적을 달성하기 위하여 본 발명에 따른 커패시터를 제조하는 방법은, 기판 상에 전극층을 형성하는 단계; 상기 전극층의 상부면에 상기 전극층과 서로 다른 도전성 재질로 형성되는 에치스토퍼층을 형성하는 단계; 상기 전극층 또는 에치스토퍼층 상에 절연 재질의 유전체층을 형성하는 단계; 상기 유전체층의 일부를 제거하여 상기 에치스토퍼층을 노출시키는 단계; 및 상기 에치스토퍼층에 접촉되는 배선부를 형성하는 단계를 포함한다.
상기 커패시터의 제조 방법은, 상기 유전체층 상에 전극층을 형성하는 단계; 상기 에치스토퍼층을 노출시키는 단계 이후에, 상기 유전체층 상에 형성되는 전극층을 덮는 절연층을 형성하는 단계; 및 상기 절연층의 일부를 제거하여 상기 에치스토퍼층을 다시 노출시키는 단계를 더 포함할 수 있다.
상기 에치스토퍼층을 노출시키는 단계에서, 상기 유전체층 및 상기 유전체층 상에 형성되는 전극층은 건식 식각(dry etching)에 의해 제거될 수 있다.
상기 에치스토퍼층을 노출시키는 단계는 상기 건식 식각의 수행 시간에 의해 제어될 수 있다.
이상에서 설명한 해결 수단에 의해 구성되는 본 발명에 의하면, 다음과 같은 효과가 있다.
본 발명에 따른 커패시터는 전극층과 유전체층 사이에 에치스토퍼층이 배치되는 구성을 가짐으로써, 배선부를 에치스토퍼층에 접촉되도록 형성하여 전극층과 전기 연결을 구현할 수 있다. 이에 따라, 전극층과 유전체층이 다수 적층되어 있는 구성에서 각 배선부와 전극층의 연결 구조를 정확하고 신뢰성 있게 형성할 수 있다.
또한, 본 발명에 따른 커패시터의 제조 방법에 의하면, 에치스토퍼층에 의하여 식각이 수행되어야할 위치 또는 깊이까지 정밀하게 건식 식각이 수행될 수 있고, 이러한 건식 식각을 제어하기 위한 별도의 변수 또는 개별적인 수단 없이도 설계 형상을 제조할 수 있어 경제적이다.
도 1은 본 발명의 일 실시예에 따른 커패시터의 적층 구성을 도시한 개념도이다.
도 2는 도 1에 도시한 커패시터의 회로 연결의 일 예를 도시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 커패시터의 단면을 도시한 개념도이다.
도 4는 본 발명에 따른 커패시터의 제조 방법을 도시한 도면이다.
도 2는 도 1에 도시한 커패시터의 회로 연결의 일 예를 도시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 커패시터의 단면을 도시한 개념도이다.
도 4는 본 발명에 따른 커패시터의 제조 방법을 도시한 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 중간에 다른 부재를 개재하여 연결되어 있는 경우와, 중간에 다른 소자를 사이에 전기적으로 연결되어 있는 경우도 포함한다. 나아가, 본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본 발명에 따른 커패시터(capacitor)는 기판 상에 형성되는 것으로서 MEMS(microelectromechanical systems) 공정에 의해 형성되는 적층 구조물일 수 있다. 이하에서 도면을 참조하여 본 발명에 따른 커패시터 및 그 제조 방법에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 커패시터(100)의 적층 구성을 도시한 개념도이고, 도 2는 도 1에 도시한 커패시터(100)의 회로 연결의 일 예를 도시한 도면이다.
도 1 및 2를 참조하면, 본 발명의 일 실시예에 따른 커패시터(100)는 전극층(110), 유전체층(120), 배선부(130) 및 에치스토퍼층(140)을 포함한다.
전극층(110)은 기판(101) 상에 형성되며, 서로 이격되어 있는 복수 개의 전기 전도성 레이어일 수 있다. 구체적으로, 전극층(110) 중 적어도 하나는 기판(101)의 표층부를 도핑(doping)하여 형성될 수 있고, 이와 이격되는 다른 전극층들은 전도성 재질의 재료를 증착하는 공정, 예를 들면, CVD(chemical vapor deposition) 등에 의해 형성될 수 있다.
유전체층(120)은 절연 재질의 레이어로, 복수 개의 전극층(110) 사이에 개재될 수 있다. 도시된 것과 같이, 본 발명에 따른 커패시터(100)에 3개 이상의 레이어로 전극층(110)이 구성되는 경우, 유전체층(120) 또한 전극층(110) 사이사이에 이격 배치되는 복수 개의 레이어를 포함할 수 있다.
배선부(130)는 전극층(110)과 외부 회로의 전기적인 연결을 위한 구성요소이다. 본 발명에 따른 커패시터(100)에서 배선부(130)는 후술하는 에치스토퍼층(140)을 개재하여 전극층(110)과 연결될 수 있다. 배선부(130)는 전도선 물질로 이루어질 수 있고, 복수 개의 전극층(110) 각각에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 배선부(130)는 제1 단자 내지 제4 단자(131, 132, 133, 134)를 포함할 수 있다. 도 1에 도시된 것과 같이 제1 단자 내지 제4 단자(131, 132, 133, 134)는, 유전체층(120)을 개재하여 이격되어 있는 4개의 전극층(110) 각각에 연결될 수 있다. 이때, 각각의 전극층(110)과 제1 단자 내지 제4 단자(131, 132, 133, 134)는 각각 에치스토퍼층(140)을 개재하여 연결될 수 있다. 또한, 도 2에 도시된 것과 같이, 본 발명의 일 실시예에 따른 커패시터(100)는, 제1 단자 및 제3 단자(131, 133)가 합류하여 일 측 전극을 구성하고, 제2 단자 및 제4 단자(132, 134)가 합류하여 타 측 전극을 구성할 수 있다.
배선부(130)와 전극층(110)을 서로 연결하는 에치스토퍼(etch stopper)층은, 배선부(130)와 전극층(110)을 정확한 연결 구조를 구현하기 위한 구성요소이다. 에치스토퍼층(140)은 도전성 재질의 박막일 수 있고, 특히, 전극층(110)과는 서로 다른 재질로 형성된다.
도시된 것과 같이, 에치스토퍼층(140)은 복수의 전극층(110) 각각의 상부면에 배치될 수 있다. 즉, 제1 단자 내지 제4 단자(131, 132, 133, 134)와 전기적으로 연결되는 각 전극층(110)의 상부면에 에치스토퍼층(140)이 형성될 수 있다.
또한, 본 실시예와 같이 각 에치스토퍼층(140)은 각 전극층(110)의 상부면의 일부를 덮도록 배치될 수 있다. 즉, 서로 다른 상기 전극층(110)의 상부면에 배치되는 에치스토퍼층(140)은 평면 단면 상에서 서로 다른 영역을 덮도록 배치될 수 있다. 예를 들면, 평면 단면 상에서 제1 단자 내지 제4 단자(131, 132, 133, 134)와 각각 접촉되는 에치스토퍼층(140)들은 서로 별개의 영역을 덮도록 배치될 수 있다.
또한, 에치스토퍼층(140)은 티타늄(Ti), 금(Au), 알루미늄(Al), 니켈(Ni) 및 이들의 조합으로부터 선택될 수 있는 것을 포함할 수 있고, 다만, 전극층(110)과는 다른 재질의 도전성 재료로 형성될 수 있다. 예를 들면, 전극층(110)이 티타늄 나이트라이드(TiN) 재질로 형성되는 경우, 에치스토퍼층(140)은 금(Au) 또는 니켈(Ni) 재질로 형성될 수 있고, 이때, 후술하는 식각 공정의 반응 가스는 육불화황(SF6) 가스일 수 있다.
나아가, 에치스토퍼층(140)은 수 nm 내지 수 μm의 두께로 형성될 수 있고, 전극층(110) 및 유전체층(120)보다 얇은 두께를 가질 수 있다.
앞서 설명한 배선부(130)는, 복수 개의 전극층(110)과 유전체층(120)이 교대로 적층된 구조에서, 배선부(130)를 연결할 전극층의 상측에 있는 유전체층 및 다른 전극층을 식각한 뒤 배선부(130) 구성 물질을 식각된 공간에 채움으로써 형성될 수 있다. 이때, 식각 공정을 제어하는 변수가 균일하게 유지되지 않거나, 적층 구조가 정밀하게 형성되지 않으면, 전극층과 배선부(130)의 연결이 설계 형상대로 제조되지 않을 수 있다. 예를 들면, 재료가 건식 식각(dry etching)되는 양이 상대적으로 많은 경우 배선부(130)를 연결할 전극층이 건식 식각 공정에 의해 제거될 수 있고, 반대로 재료가 건식 식각되는 양이 상대적으로 적은 경우 배선부(130)를 연결할 전극층의 상부면이 충분한 면적을 갖도록 노출되지 않을 수 있다.
본 발명에 따른 커패시터(100)와 같이 전극층(110)과 다른 재질의 에치스토퍼층(140)이 구비되면, 식각 공정을 실시하는 시간 또는 식각 공정에 의한 전극층(110) 및 유전체층(120)의 제거 깊이를 정밀하게 제어하지 않아도, 에치스토퍼층(140)의 재질 특성에 의해 식각이 억제될 수 있다. 이에 따라, 각각 위치(깊이)가 서로 다른 에치스토퍼층(140)에서 식각이 완료되어 깊이가 서로 다른 전극층(110)에 배선부(130)를 연결할 수 있는 구조를 얻을 수 있다. 나아가, 도시된 것과 같이 깊이가 서로 다른 각 전극층(110)까지 식각을 실시하기 위해 식각 공정에 관한 공정 변수를 각각 제어하지 않아도 되므로, 다층으로 형성되는 커패시터 제조 시 경제성이 확보될 수 있다.
한편, 본 발명의 일 실시예에 따른 커패시터(100)는 절연층(150)을 더 포함할 수 있다. 도 1에 도시한 것과 같이, 각 전극층(110)에 제1 단자 내지 제4 단자(131, 132, 133, 134)를 각각 연결하기 위해 식각 공정을 실시한 뒤에는, 바닥면에 노출된 에치스토퍼층(140)의 상측 측면에 다른 전극층이 노출될 수 있다. 절연층(150)은 이러한 다른 전극층을 덮어, 배선부(130)와 다른 전극층과의 쇼트를 방지할 수 있다. 구체적으로, 절연층(150)은 에치스토퍼층(140)의 적어도 일부를 배선부(130)와 접촉 가능하도록 노출시키면서, 노출시킨 에치스토퍼층(140)의 상측에 위치하는 전극층의 적어도 일부를 덮는 형상을 가질 수 있다.
이하에서는 도 3을 더 참조하여, 본 발명의 에치스토퍼층(140)을 적용한 본 발명의 다른 실시예에 대하여 설명한다. 도 3은 본 발명의 다른 실시예에 따른 커패시터(100)의 단면을 도시한 개념도이다.
도 3을 참조하면, 본 발명에 따른 커패시터(100)는 3차원 적층 구조를 갖는 트랜치 커패시터로 구현될 수 있다. 도시된 것과 같이, 기판(101)의 일 영역에 다수의 컬럼(column, 102)이 형성되어 전극층(110) 및 유전체층(120)이 적층된 표면적이 극대화될 수 있다. 도 3의 실시예에서는, 기판(101)의 표층부를 도핑한 전극층을 포함하여 3개의 전극층(110)이 유전체층(120)을 각각 사이에 두고 배치될 수 있다. 그리고, 각 전극층(110)의 상부면을, 평면 단면에서 서로 다른 영역을 덮는 에치스토퍼층(140)이 형성될 수 있다. 또한, 앞선 실시예에서와 같이 노출되는 에치스토퍼층(140) 이외의 전극층을 덮기 위한 절연층(150)이 더 형성될 수 있다.
3개의 전극층(110)을 갖는 본 발명의 다른 실시예에서는, 3개의 전극층(110) 중 적층 방향으로 중간에 배치되는 전극층 및 이에 연결되는 에치스토퍼층(140) 및 배선부(130)에 의해 일 측 전극이 구성되고, 중간 전극층의 상측 및 하측에 각각 이격 배치되는 전극층이 에치스토퍼층(140) 및 배선부(130)를 경유하여 서로 합류됨으로써 타 측 전극이 구성될 수 있다.
한편, 도 4는 본 발명에 따른 커패시터(100)의 제조 방법을 도시한 도면이다. 도 4를 참조하여, 앞서 설명한 본 발명의 일 실시예 및 다른 실시예에 따른 커패시터(100)를 제조하는 방법에 대하여 설명한다.
본 발명에 따른 커패시터의 제조 방법은, 기판 상에 전극층을 형성하는 단계(S210)와, 에치스토퍼층을 형성하는 단계(S220)와, 유전체층을 형성하는 단계(S230)와, 유전체층을 제거하여 에치스토퍼층을 노출시키는 단계(S240)와, 배선부를 형성하는 단계(250)를 포함한다.
기판 상에 전극층을 형성하는 단계에(S210)서는, 도전성의 전극층(110)이 기판(101) 표층에 형성될 수 있다. 도전성의 재질이 증착되거나 기판(101)의 표층부가 도전성을 갖도록 도핑됨으로써 전극층(110)이 형성될 수 있다.
전극층(110)이 형성된 후, 에치스토퍼층(140)이 전극층(110)의 상부면에 형성될 수 있다(S220). 앞서 설명한 것과 같이, 에치스토퍼층(140)은 전극층(110)의 상부면 중 배선부(130)가 배치될 일부 영역 위에 형성될 수 있다. 에치스토퍼층을 형성하는 단계(S220)는, 예를 들면, 에치스토퍼층(140)을 구성하는 재료를 전극층(110) 위에 전체적으로 증착하는 단계와, 리소그래피(lithography) 등에 의해 일부 영역만을 덮는 패턴을 형성하는 단계를 포함할 수 있다.
에치스토퍼층(140)이 형성된 후, 유전체층(120)이 전극층(110) 또는 에치스토퍼층(140)을 덮도록 형성될 수 있다(S230). 또한, 도시된 것과 같이 전극층 -> 에치스토퍼층 -> 유전체층의 순서로 적층이 완료된 후, 형성된 전극층과 대향하는 전극층이 더 형성될 수 있다(S210).
또한, 다층의 적층 구조를 형성하기 위해, 전극층(110)뿐만 아니라, 에치스토퍼층(140) 및 유전체층(120) 중 적어도 하나를 형성하는 공정이 더 반복될 수 있다. 이에 의해, 앞선 일 실시예와 같이 4개의 전극층(110)이 형성되거나, 다른 실시예와 같이 3개의 전극층(110)이 형성될 수 있다. 다만, 도 1 및 도 3의 단면 구성에서 확인할 수 있듯이, 마지막으로 적층되는 전극 및 에치스토퍼층을 형성한 뒤에는 유전체층은 추가로 적층되지 않을 수 있다.
전극층(110), 에치스토퍼층(140) 및 유전체층(120)이 번갈아가며 적층된 후, 유전체층을 제거하여 에치스토퍼층(140)을 노출시킬 수 있다(S240). 유전체층을 제거하여 에치스토퍼층을 노출시키는 단계(S240)에서는, 유전체층 상에 적층되어 있던 전극층 또한 함께 제거될 수 있다. 구체적으로, 건식 식각 등에 의해 전극층(110)과 유전체층(120)을 부분적으로 제거함으로써, 에치스토퍼층(140)이 상측으로 개방 또는 노출될 수 있다. 이때, 전극층(110)과는 다른 재질의 에치스토퍼층(140)이 존재함으로써, 에치스토퍼층(140)의 아래로는 건식 식각의 진행이 억제되어, 에치스토퍼층(140) 아래의 전극층이 보호될 수 있다.
에치스토퍼층(140)이 노출된 후, 배선부(130)를 형성하는 단계에 의해 에치스토퍼층(140)에 접촉되어 전기적으로 연결되는 배선부(130)가 형성될 수 있다(S250). 배선부(130)는 에치스토퍼층(140)의 상부면에서부터 적층 구조의 상단까지 이어지는 상하로 연장되는 형상을 가질 수 있다.
한편, 본 발명에 따른 커패시터(100)의 제조 방법은, 절연층을 형성하는 단계(S235)와, 절연층을 제거하여 에치스토퍼층을 노출시키는 단계(S245)를 더 포함할 수 있다. 앞서 설명한 것과 같이, 절연층(150)은 하나의 배선부(130)가 하나의 전극층에만 연결되는 구조를 보장하기 위한 구성일 수 있다.
구체적으로, 에치스토퍼층(140)을 노출하는 단계 이후에, 노출되는 에치스토퍼층(140)의 상측에 위치하는 전극층을 덮는 절연층(150)이 적층될 수 있다(S235). 즉, 에치스토퍼층(140)의 상측에 존재하는 유전체층 상에 형성되어 있던 전극층을 덮도록 절연층(150)이 적층될 수 있다.
다음으로, 절연층(150)을 형성하는 단계 이후에, 절연층(150)의 일부를 제거함으로써 다시 에치스토퍼층(140)을 상측으로 노출시킬 수 있다(S245). 이와 같이 에치스토퍼층(140)이 절연층(150) 사이로 노출된 공간에 배선부(130)를 채워 형성하게 되면, 배선부(130)는 에치스토퍼층(140)과의 접촉면은 전기적으로 연결되고, 나머지 절연층(150)과의 접촉면은 절연된 상태가 될 수 있다.
이상의 유전체층을 제거하여 에치스토퍼층을 노출시키는 단계(S240)와, 절연층을 제거하여 에치스토퍼층을 노출시키는 단계(S245)는 건식 식각에 의해 수행될 수 있다. 특히, 이러한 단계들은 건식 식각의 수행 시간에 의해 제어될 수 있고, 나아가, 에치스토퍼층(140)이 존재하는 복수의 위치에 실시하는 건식 식각을 한꺼번에 실시하는 것도 가능하다.
이상에서와 같이 본 발명에 따른 커패시터(100)의 제조 방법에 의하면, 깊이가 서로 다른 전극층(110)들에 각각 전기적으로 연결되는 배선부(130) 구성이 경제적으로 형성될 수 있다. 또한, 전극층(110)과 에치스토퍼층(140)의 접촉 단면적, 에치스토퍼층(140)과 배선부(130)의 접촉 단면적을 충분히 확보하는 연결 구조를 얻는 것이 용이한 이점이 있다. 이에 따라, 커패시터(100)의 수율 및 신뢰성을 향상시키고, 더 집적화된 커패시터(100)를 설계 및 제조할 수 있다.
이상에서 설명한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
또한, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 커패시터
101: 기판
102: 컬럼
110: 전극층
120: 유전체층
130: 배선부
131: 제1 단자
132: 제2 단자
133: 제3 단자
134: 제4 단자
140: 에치스토퍼층
150: 절연층
101: 기판
102: 컬럼
110: 전극층
120: 유전체층
130: 배선부
131: 제1 단자
132: 제2 단자
133: 제3 단자
134: 제4 단자
140: 에치스토퍼층
150: 절연층
Claims (9)
- 커패시터에 있어서,
기판 상에 형성되는 복수 개의 전극층;
상기 복수 개의 전극층 사이에 개재되는 절연 재질의 유전체층;
상기 전극층 각각에 전기적으로 연결되는 배선부; 및
상기 전극층과 상기 배선부 사이에 개재되고, 상기 전극층과 서로 다른 도전성 재질로 형성되는 에치스토퍼(etch stopper)층을 포함하고,
상기 배선부는 상기 에치스토퍼층을 경유하여 상기 전극층 각각에 전기적으로 연결되고,
상기 에치스토퍼층은 상기 전극층 각각의 상부면에 배치되고,
서로 다른 상기 전극층의 상부면에 배치되는 상기 에치스토퍼층은 평면 단면의 서로 다른 영역을 덮도록 배치되고,
상기 유전체층은 수행 시간이 제어되는 건식 식각(dry etching)에 의해 형성되는 것을 특징으로 하는, 커패시터.
- 삭제
- 삭제
- 제1항에 있어서,
상기 에치스토퍼층은, 티타늄(Ti), 금(Au), 알루미늄(Al), 니켈(Ni) 및 이들의 조합으로부터 선택될 수 있는 것을 포함하는, 커패시터.
- 제1항에 있어서,
상기 에치스토퍼층의 적어도 일부를 상기 배선부와 접촉 가능하도록 노출시키고, 상기 전극층의 적어도 일부를 덮도록 형성되는 절연층을 더 포함하는, 커패시터.
- 커패시터를 제조하는 방법에 있어서,
기판 상에 전극층을 형성하는 단계;
상기 전극층의 상부면에 상기 전극층과 서로 다른 도전성 재질로 형성되는 에치스토퍼층을 형성하는 단계;
상기 전극층 또는 에치스토퍼층 상에 절연 재질의 유전체층을 형성하는 단계; 및
상기 유전체층의 일부를 제거하여 상기 에치스토퍼층을 노출시키는 단계; 및
상기 에치스토퍼층에 접촉되고 상기 에치스토퍼층을 경유하여 상기 전극층에 전기적으로 연결되는 배선부를 형성하는 단계를 포함하고,
상기 에치스토퍼층은 상기 전극층 각각의 상부면에 배치되고,
서로 다른 상기 전극층의 상부면에 배치되는 상기 에치스토퍼층은 평면 단면의 서로 다른 영역을 덮도록 배치되고,
상기 에치스토퍼층을 노출시키는 단계에서, 상기 유전체층은 건식 식각(dry etching)에 의해 제거되고, 상기 건식 식각의 수행 시간이 제어되는 것을 특징으로 하는, 커패시터의 제조 방법.
- 제6항에 있어서,
상기 유전체층 상에 전극층을 형성하는 단계;
상기 에치스토퍼층을 노출시키는 단계 이후에, 상기 유전체층 상에 형성되는 전극층을 덮는 절연층을 형성하는 단계; 및
상기 절연층의 일부를 제거하여 상기 에치스토퍼층을 다시 노출시키는 단계를 더 포함하는, 커패시터의 제조 방법. - 삭제
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190158989A KR102262273B1 (ko) | 2019-12-03 | 2019-12-03 | 건식 식각에 의한 커패시터 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190158989A KR102262273B1 (ko) | 2019-12-03 | 2019-12-03 | 건식 식각에 의한 커패시터 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102262273B1 true KR102262273B1 (ko) | 2021-06-09 |
Family
ID=76415225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190158989A KR102262273B1 (ko) | 2019-12-03 | 2019-12-03 | 건식 식각에 의한 커패시터 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102262273B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050028749A (ko) * | 2003-09-19 | 2005-03-23 | 삼성전자주식회사 | 다층 구조의 커패시터들 갖는 반도체 장치 |
| JP2007173651A (ja) * | 2005-12-23 | 2007-07-05 | Kyocera Corp | 積層セラミックコンデンサ、コンデンサ内蔵多層配線基板、および積層電子装置 |
| US8283750B2 (en) | 2006-05-02 | 2012-10-09 | Ipdia | Electronic device having electrode with high area density and improved mechanical stability |
| KR20170073085A (ko) * | 2015-12-18 | 2017-06-28 | 성균관대학교산학협력단 | 적층 커패시터 및 이의 제조방법 |
| KR20190083357A (ko) * | 2017-02-21 | 2019-07-11 | 레이던 컴퍼니 | 금이 없는 접촉을 갖는 질화물 구조체 및 이러한 구조체의 제조방법 |
-
2019
- 2019-12-03 KR KR1020190158989A patent/KR102262273B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050028749A (ko) * | 2003-09-19 | 2005-03-23 | 삼성전자주식회사 | 다층 구조의 커패시터들 갖는 반도체 장치 |
| JP2007173651A (ja) * | 2005-12-23 | 2007-07-05 | Kyocera Corp | 積層セラミックコンデンサ、コンデンサ内蔵多層配線基板、および積層電子装置 |
| US8283750B2 (en) | 2006-05-02 | 2012-10-09 | Ipdia | Electronic device having electrode with high area density and improved mechanical stability |
| KR20170073085A (ko) * | 2015-12-18 | 2017-06-28 | 성균관대학교산학협력단 | 적층 커패시터 및 이의 제조방법 |
| KR20190083357A (ko) * | 2017-02-21 | 2019-07-11 | 레이던 컴퍼니 | 금이 없는 접촉을 갖는 질화물 구조체 및 이러한 구조체의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102359019B1 (ko) | 3차원 메모리 소자를 위한 트렌치 구조 | |
| CN109075164B (zh) | 3维电容器结构 | |
| US10497582B2 (en) | Capacitor formed in insulated pores of an anodized metal layer | |
| CN107689299B (zh) | 薄膜陶瓷电容器 | |
| KR20100039242A (ko) | 평면 금속절연체금속 커패시터 및 수직 커패시터를 갖는 3차원 커패시터 구조의 제조 방법 | |
| US8085522B2 (en) | Capacitor and method of manufacturing the same and capacitor unit | |
| CN109473486B (zh) | 一种电容器结构及其制作方法 | |
| KR101948818B1 (ko) | 하이브리드 구조의 커패시터를 갖는 반도체 소자 및 그 제조방법 | |
| KR20010006086A (ko) | 집적 회로의 커패시터 | |
| KR20210061452A (ko) | 3차원 메모리 디바이스의 계단 형성 | |
| JPWO2016158228A1 (ja) | 薄膜キャパシタ | |
| KR101380309B1 (ko) | 커패시터 및 그 형성 방법 | |
| JP7160594B2 (ja) | キャパシタ | |
| JP4559757B2 (ja) | 半導体装置およびその製造方法 | |
| US11355579B2 (en) | Device integrated with three-dimensional MIM capacitor and method for making the same | |
| KR102262273B1 (ko) | 건식 식각에 의한 커패시터 및 이의 제조 방법 | |
| US20120038052A1 (en) | Semiconductor device and fabricating method thereof | |
| CN111630663B (zh) | 电容器及其制作方法 | |
| US10199166B2 (en) | Capacitor | |
| CN112563238A (zh) | 半导体装置 | |
| WO2021020322A1 (ja) | トレンチキャパシタ | |
| WO2021085573A1 (ja) | トレンチキャパシタ及びトレンチキャパシタの製造方法 | |
| US8853821B2 (en) | Vertical capacitors and methods of forming the same | |
| JP7021021B2 (ja) | 半導体装置及びその製造方法 | |
| JP3987703B2 (ja) | 容量素子及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |