CN111630663B - 电容器及其制作方法 - Google Patents

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Abstract

一种电容器(100)及其制作方法，该电容器(100)包括：半导体衬底(110)；至少一个沟槽(10)，设置于该半导体衬底(110)，并自该半导体衬底(110)的上表面向下形成；第一导电层(130)，设置在该半导体衬底(110)上方和该沟槽(10)内；第一绝缘层(120)，设置于该半导体衬底(110)与该第一导电层(130)之间，以将该第一导电层(130)与该半导体衬底(110)隔离；第二导电层(150)，设置在该半导体衬底(110)上方和该沟槽(10)内，且该第二导电层(150)包括相互独立的第一导电区域(151)和第二导电区域(152)，该第一导电区域(151)与该半导体衬底(110)电连接，该第二导电区域(152)与该第一导电层(130)电连接；第二绝缘层(140)，设置于该第一导电层(130)与该第二导电层(150)之间，以将该第一导电区域(151)与该第一导电层(130)隔离，以及将该第二导电区域(152)与该半导体衬底(110)隔离。

Description

电容器及其制作方法
技术领域
本申请涉及电容器领域，并且更具体地，涉及电容器及其制作方法。
背景技术
电容器在电路中可以起到旁路、滤波、去耦等作用，是保证电路正常运转的不可或缺的一部分。硅电容器是一种利用半导体加工技术在硅晶圆上制造的电容器。与传统的平面硅电容器相比，三维(3 Dimensions，3D)硅电容器通过在衬底上加工出深孔、沟槽等3D结构来增大表面积，其容值密度可以达到平板硅电容器的20倍以上。现阶段的3D硅电容器，借鉴动态随机存储器(dynamic random access memory，DRAM)制造中的一些多层嵌套的概念，在3D结构表面交替沉积导体和绝缘体材料，以此制作多个电容纵向堆叠的结构，再在硅衬底正面用不同的连接方式将所有电容并联，最后形成一个大容值的电容器。然而，通过上述方式制作的3D硅电容器需要在晶圆正面进行多次光刻步骤(包括曝光、显影、刻蚀)，例如，制作一个包含两层绝缘电介质层的硅电容，至少需要进行5次光刻步骤，不仅需要较高的图形对准精度，而且成本较高。
发明内容
本申请提供一种电容器及其制作方法，减少了电容器加工过程中的光刻步骤，降低了多重光刻的对准难度。
第一方面，提供了一种电容器，该电容器包括：
半导体衬底；
至少一个沟槽，设置于该半导体衬底，并自该半导体衬底的上表面向下形成；
第一导电层，设置在该半导体衬底上方和该沟槽内；
第一绝缘层，设置于该半导体衬底与该第一导电层之间，以将该第一导电层与该半导体衬底隔离；
第二导电层，设置在该半导体衬底上方和该沟槽内，且该第二导电层包括相互独立的第一导电区域和第二导电区域，该第一导电区域与该半导体衬底电连接，该第二导电区域与该第一导电层电连接；
第二绝缘层，设置于该第一导电层与该第二导电层之间，以将该第一导电区域与该第一导电层隔离，以及将该第二导电区域与该半导体衬底隔离。
在一些可能的实现方式中，该第一导电区域被构造为该电容器的第一电极，该第二导电区域被构造为该电容器的第二电极。
需要说明的是，该第二导电层所包括的第一导电区域和第二导电区域分别作为该电容器的第一电极和第二电极，即在该电容器的制作过程中，可以仅进行一次光刻步骤，就制作出该电容器的两个电极。
因此，在本申请实施例提供的电容器中，第二导电层包括相互独立的第一导电区域和第二导电区域，且第一导电区域被构造为电容器的第一电极，第二导电区域被构造为电容器的第二电极，减少了电容器加工过程中的光刻步骤，降低了多重光刻的对准难度。
可选地，本申请实施例提供的电容器为晶圆级3D硅电容器，具有小尺寸、高容量的特点，并且具有优异的性能和稳定性，且电容密度高。同时，本申请实施例所述的电容器在电路中可以起到旁路、滤波、去耦等作用。
可选地，该半导体衬底以n型或p型重掺杂的低电阻率硅晶圆为最佳。也可以选用高电阻率晶圆，但在制作好该沟槽之后，需要对半导体衬底上表面(正面)以及该沟槽表面掺杂，形成重掺杂的低电阻率导电层。
在一些可能的实现方式中，该第一导电区域与该第二导电区域之间通过空气进行隔离。
在一些可能的实现方式中，该第二绝缘层上开设有至少一个窗口，且该第二导电层设置于该至少一个窗口内，以使该第二导电区域与该第一导电层电连接。
在一些可能的实现方式中，该第一绝缘层和该第一导电层在该半导体衬底上的投影面积相同，该第二绝缘层在该半导体衬底上的投影面积大于该第一导电层在该半导体衬底上的投影面积。
在一些可能的实现方式中，该第一绝缘层在该半导体衬底上的投影面积大于该第一导电层在该半导体衬底上的投影面积，该第二绝缘层在该半导体衬底上的投影面积大于该第一导电层在该半导体衬底上的投影面积。
在一些可能的实现方式中，该第一绝缘层和/或该第二绝缘层包括以下至少一层：
硅的氧化物层、硅的氮化物层、金属的氧化物层和金属的氮化物层。
可选地，该第一绝缘层和/或该第二绝缘层包括以下至少一层：二氧化硅层、氮化硅层、氧化铝层、氧化锆层、氧化铪层、锆钛酸铅(PbZrxTi1-xO3，PZT)层和钛酸铜钙(CaCu3Ti4O12，CCTO)层。
例如，该第一绝缘层和/或该第二绝缘层可以是二氧化硅/氧化铝/二氧化硅(SiO2/Al2O3/SiO2)这种含有高介电常数的材料的叠层。
因此，本申请实施例所述的第一绝缘层和第二绝缘层可以是含有高介电常数的材料的叠层，从而，使本申请实施例所述的电容器具有更大的电容密度。
在一些可能的实现方式中，该第一导电层和/或该第二导电层包括以下至少一层：重掺杂多晶硅层、碳基材料层、金属层和氮化钛层。
可选地，上述金属层可以是铝层、钨层、铜层中的至少一层。
在一些可能的实现方式中，该电容器还包括：
至少一个导电层，设置在该半导体衬底上方和该沟槽内，且位于该第一导电层和该第二导电层之间；
至少一个绝缘层，设置于该至少一个导电层中的不同导电层之间，以将该至少一个导电层分别隔离，以及设置于该第二导电层与该至少一个导电层之间，以将该第二导电区域与该至少一个导电层隔离，且将该第二导电区域与该半导体衬底隔离。
在一些可能的实现方式中，该第一导电区域还与该至少一个导电层电连接。
在一些可能的实现方式中，该至少一个导电层包括第三导电层，该至少一个绝缘层包括第三绝缘层，其中，
该第三导电层，设置在该半导体衬底上方和该沟槽内，且位于该第一导电层和该第二导电层之间；
该第三绝缘层，设置于该第二导电层与该第三导电层之间，以将该第二导电区域与该第三导电层隔离，以及将该第二导电区域与该半导体衬底隔离。
在一些可能的实现方式中，该第二绝缘层和/或该第三绝缘层上开设有至少一个窗口，且该第二导电层设置于该至少一个窗口内，以使该第二导电区域与该第一导电层电连接。
在一些可能的实现方式中，该第一绝缘层和该第一导电层在该半导体衬底上的投影面积相同，该第二绝缘层和该第三导电层在该半导体衬底上的投影面积相同。
在一些可能的实现方式中，该第一绝缘层和该第一导电层在该半导体衬底上的投影面积相同，该第二绝缘层在该半导体衬底上的投影面积大于该第三导电层和该第三绝缘层在该半导体衬底上的投影面积。
在一些可能的实现方式中，该至少一个绝缘层中的每个绝缘层包括以下至少一层：
硅的氧化物层、硅的氮化物层、金属的氧化物层和金属的氮化物层。
可选地，该至少一个绝缘层中的每个绝缘层包括以下至少一层：二氧化硅层、氧化铝层、氧化锆层、氮化硅层、氧化铪层、锆钛酸铅(PbZrxTi1-xO3，PZT)层和钛酸铜钙(CaCu3Ti4O12，CCTO)层。
例如，该第三绝缘层可以是二氧化硅/氧化铝/二氧化硅(SiO2/Al2O3/SiO2)这种含有高介电常数的材料的叠层。
因此，本申请实施例所述的至少一个绝缘层中的每个绝缘层可以是含有高介电常数的材料的叠层，从而，使本申请实施例所述的电容器具有更大的电容密度。
在一些可能的实现方式中，该至少一个导电层中的每个导电层包括以下至少一层：重掺杂多晶硅层、碳基材料层、金属层和氮化钛层。
可选地，上述金属层可以是铝层、钨层、铜层中的至少一层。
第二方面，提供了一种电容器的制作方法，包括：
对半导体衬底进行刻蚀处理，以在该半导体衬底中形成至少一个沟槽，该沟槽自该半导体衬底的上表面向下形成，且该沟槽的深度小于该半导体衬底的厚度；
在该半导体衬底上表面和该至少一个沟槽内表面沉积第一绝缘层；
在该第一绝缘层上表面和内表面沉积第一导电层；
对该第一绝缘层和该第一导电层进行光刻处理，以露出该半导体衬底的上表面；
在该第一导电层上表面和内表面，以及该半导体衬底的上表面沉积第二绝缘层；
对该第二绝缘层进行光刻处理，以露出该半导体衬底的上表面，并且在该第二绝缘层上形成至少一个窗口，以露出该第一导电层的上表面，该第二绝缘层覆盖该第一绝缘层和该第一导电层；
在该第二绝缘层上表面和内表面，该半导体衬底的上表面，以及该至少一个窗口内沉积第二导电层；
对该第二导电层进行光刻处理，以形成相互独立的第一导电区域和第二导电区域，该第一导电区域与该半导体衬底电连接，该第二导电区域与该第一导电层电连接。
因此，在本申请实施例提供的电容器的制作方法中，通过合理设计图形，将第二导电层光刻为相互独立的第一导电区域和第二导电区域，且第一导电区域被构造为电容器的第一电极，第二导电区域被构造为电容器的第二电极，减少了电容器加工过程中的光刻步骤，降低了多重光刻的对准难度，提高了工艺可靠性。
在一些可能的实现方式中，该方法还包括：
对该第二导电区域进行光刻处理，以在该第二导电区域的外围处露出该第二绝缘层。
在一些可能的实现方式中，该对半导体衬底进行刻蚀处理，包括：
利用深反应离子刻蚀(Deep Reactive Ion Etch，DRIE)对该半导体衬底进行刻蚀处理。
第三方面，提供了一种电容器的制作方法，包括：
对半导体衬底进行刻蚀处理，以在该半导体衬底中形成至少一个沟槽，该沟槽自该半导体衬底的上表面向下形成，且该沟槽的深度小于该半导体衬底的厚度；
在该半导体衬底上表面和该至少一个沟槽内表面沉积第一绝缘层；
在该第一绝缘层上表面和内表面沉积第一导电层；
对该第一导电层进行光刻处理，以露出该第一绝缘层的上表面；
在该第一导电层上表面和内表面，以及该第一绝缘层的上表面沉积第二绝缘层；
对该第一绝缘层和该第二绝缘层进行光刻处理，以露出该半导体衬底的上表面，并且在该第二绝缘层上形成至少一个窗口，以露出该第一导电层的上表面，该第二绝缘层覆盖该第一导电层；
在该第二绝缘层上表面和内表面，该半导体衬底的上表面，以及该至少一个窗口内沉积第二导电层；
对该第二导电层进行光刻处理，以形成相互独立的第一导电区域和第二导电区域，该第一导电区域与该半导体衬底电连接，该第二导电区域与该第一导电层电连接。
因此，在本申请实施例提供的电容器的制作方法中，通过合理设计图形，将第二导电层光刻为相互独立的第一导电区域和第二导电区域，且第一导电区域被构造为电容器的第一电极，第二导电区域被构造为电容器的第二电极，减少了电容器加工过程中的光刻步骤，降低了多重光刻的对准难度，提高了工艺可靠性。
第四方面，提供了一种电容器的制作方法，包括：
对半导体衬底进行刻蚀处理，以在该半导体衬底中形成至少一个沟槽，该沟槽自该半导体衬底的上表面向下，且该沟槽的深度小于或者等于该半导体衬底的厚度；
在该半导体衬底上表面和该至少一个沟槽内表面沉积第一绝缘层；
在该第一绝缘层上表面和内表面沉积第一导电层；
对该第一绝缘层和该第一导电层进行光刻处理，以露出该半导体衬底的上表面；
在该第一导电层上表面和内表面，以及该半导体衬底的上表面沉积第二绝缘层；
在该第二绝缘层上表面和内表面沉积第三导电层；
对该第二绝缘层和该第三导电层进行光刻处理，以露出该半导体衬底和该第一导电层的上表面；
在该第三导电层上表面和内表面，以及该半导体衬底的上表面沉积第三绝缘层；
对该第三绝缘层进行光刻处理，以露出该半导体衬底和该第三导电层的上表面，并且在该第三绝缘层上形成至少一个窗口，以露出该第一导电层的上表面；
在该第三绝缘层上表面和内表面，该第三导电层的上表面，该半导体衬底的上表面，以及该至少一个窗口内沉积第二导电层；
对该第二导电层进行光刻处理，以形成相互独立的第一导电区域和第二导电区域，该第一导电区域与该半导体衬底电连接，该第一导电区域还与该第三导电层电连接，该第二导电区域与该第一导电层电连接。
因此，在本申请实施例提供的电容器的制作方法中，通过合理设计图形，将第二导电层光刻为相互独立的第一导电区域和第二导电区域，且第一导电区域被构造为电容器的第一电极，第二导电区域被构造为电容器的第二电极，减少了电容器加工过程中的光刻步骤，降低了多重光刻的对准难度，提高了工艺可靠性。
在一些可能的实现方式中，该方法还包括：
对该第二导电区域进行光刻处理，以在该第二导电区域的外围处露出该第三绝缘层。
在一些可能的实现方式中，该对半导体衬底进行刻蚀处理，包括：
利用DRIE对该半导体衬底进行刻蚀处理。
附图说明
图1是根据本申请实施例的一种电容器的示意性结构图。
图2是根据本申请实施例的又一种电容器的示意性结构图。
图3是根据本申请实施例的又一种电容器的示意性结构图。
图4是根据本申请实施例的再一种电容器的示意性结构图。
图5是根据本申请实施例的再一种电容器的示意性结构图。
图6是根据本申请实施例的再一种电容器的示意性结构图。
图7是根据本申请实施例的再一种电容器的示意性结构图。
图8是根据本申请实施例的一种电容器的制作方法的示意性流程图。
图9a至图9o是本申请实施例的电容器的制作方法的示意图。
图10是根据本申请实施例的另一种电容器的制作方法的示意性流程图。
图11是根据本申请实施例的再一种电容器的制作方法的示意性流程图。
具体实施方式
下面将结合附图，对本发明实施例中的技术方案进行描述。
应理解，本申请实施例的电容器在电路中可以起到旁路、滤波、去耦等作用。
本申请实施例所述的电容器可以是3D硅电容器，3D硅电容器是一种基于半导体晶圆加工技术的新型电容器。与传统的MLCC(多层陶瓷电容)相比，3D硅电容器具有小尺寸、高精度、高稳定性、长寿命等优点。其基本的加工流程需要先在晶圆或衬底上加工出高深宽比的深孔、沟槽、柱状、墙状等3D结构，接着在3D结构表面沉积绝缘薄膜和低电阻率导电材料依次制作电容的下电极、电介质层和上电极。
现阶段的3D硅电容器，借鉴DRAM制造中的一些多层嵌套的概念，在3D结构表面交替沉积导体和绝缘体材料，以此制作多个电容纵向堆叠的结构，再在硅衬底正面用不同的连接方式将所有电容并联，最后形成一个大容值的电容器。然而，通过上述方式制作的3D硅电容器需要在晶圆正面进行多次光刻步骤(包括曝光、显影、刻蚀)，例如，制作一个包含两层绝缘电介质层的硅电容，至少需要进行5次光刻步骤，不仅需要较高的图形对准精度，而且成本较高。在此背景下，本申请提出了一种新型的并联式多层3D电容器的结构和制作方法，避免了上述缺点。
以下，结合图1至图7，详细介绍本申请实施例的电容器。
应理解，图1至图5中的电容器仅仅只是示例，电容器所包括的沟槽的数量并不局限于图1至图5中的电容器所示，可以根据实际需要确定。同时，在图1至图5的实施例中，沟槽的延伸方向是以垂直于半导体衬底(晶圆)的方向作为示例进行说明，在本申请实施例中，沟槽的延伸方向还可以是一些其他的方向，例如，满足与垂直于半导体衬底(晶圆)的方向的夹角小于预设值的所有方向。
需要说明的是，为便于理解，在以下示出的实施例中，对于不同实施例中示出的结构中，相同的结构采用相同的附图标记，并且为了简洁，省略对相同结构的详细说明。
图1是本申请一个实施例的电容器100的一种可能的结构图。如图1所示，该电容器100包括半导体衬底110、第一绝缘层120、第一导电层130、第二绝缘层140、第二导电层150。
具体地，如图1所示，在该电容器100中，该半导体衬底110包括相对设置的上表面和下表面；在该半导体衬底110内设置有至少一个沟槽10，且该至少一个沟槽10自该半导体衬底110的上表面向下形成；该第一导电层130设置在该半导体衬底110上方和该沟槽10内；该第一绝缘层120设置于该半导体衬底110与该第一导电层130之间，以将该第一导电层130与该半导体衬底110隔离；该第二导电层150设置在该半导体衬底110上方和该沟槽10内，且该第二导电层150包括相互独立的第一导电区域151和第二导电区域152，该第一导电区域151与该半导体衬底110电连接，该第二导电区域152与该第一导电层130电连接；该第二绝缘层140设置于该第一导电层130与该第二导电层150之间，以将该第一导电区域151与该第一导电层130隔离，以及将该第二导电区域152与该半导体衬底110隔离。
需要说明的是，本申请实施例中对该沟槽10的横截面的尺寸不做限定，例如，该沟槽10可以为横截面上长和宽尺寸相差较小的孔，或者也可以为长和宽尺寸相差较大的沟槽。这里横截面可以理解为与半导体衬底表面平行的截面，而图1中则是沿着半导体衬底纵向的截面。
应理解，本申请实施例中的绝缘层也可以称为电介质层。
可选地，在本申请实施例中，该第二绝缘层140上开设有至少一个窗口20，且该第二导电层150设置于该至少一个窗口20内，以使该第二导电区域152与该第一导电层130电连接。具体地，如图1所示，在该至少一个窗口20内可以设置有该第二导电层150。
需要说明的是，该至少一个窗口20内设置该第一导电层130，也可以实现该第二导电区域152与该第一导电层130电连接的目的。
应理解，该第二绝缘层140上开设的该至少一个窗口20的形状和数量可以根据该电容器100的制作工艺具体确定，本申请实施例对此不作限定。
可选地，在本申请实施例中，该第一导电区域151被构造为该电容器100的第一电极，该第二导电区域152被构造为该电容器100的第二电极。
需要说明的是，该第二导电层150所包括的第一导电区域151和第二导电区域152分别作为该电容器100的第一电极和第二电极，即在该电容器100的制作过程中，可以仅进行一次光刻步骤，就制作出该电容器100的两个电极，从而，可以减少电容器制作过程中的光刻步骤，降低电容器成本。
在具体实现上，在该电容器100中，例如，仅设置有一个沟槽10，该半导体衬底110、该第一绝缘层120和该第一导电层130可以构成电容器A(电容C1)，该第一导电层130、该第二绝缘层140和该第二导电层150(第一导电区域151)可以构成电容器B(电容C2)，其中，该电容器A和该电容器B并联，因此，该电容器100的电容C可以是该电容器A和该电容器B并联的等效电容，即C＝C1+C2。该第一导电区域151和该第二导电区域152则分别作为这两个并联电容器的公共电极。
可选地，该半导体衬底110以n型或p型重掺杂的低电阻率硅晶圆为最佳。也可以选用高电阻率晶圆，但在制作好该沟槽10之后，需要对半导体衬底110上表面(正面)以及该沟槽10表面掺杂，形成重掺杂的低电阻率导电层。
本申请实施例中，该半导体衬底110中设置的至少一个沟槽10中不同的沟槽10的横截面的形状可以相同，也可以不同。
需要注意的是，在本申请实施例中，该至少一个沟槽10的深宽可以根据实际需要灵活设置，并且在该至少一个沟槽10中不同的沟槽10的深度可以相同，也可以不同。在本申请实施例中，该半导体衬底110的厚度也可以根据实际需要灵活设置，例如，在该半导体衬底110的厚度因太厚而不能满足需求时，可以对该半导体衬底110进行减薄处理。
可选地，如图1所示，在本申请实施例中，该第一导电区域151与该第二导电区域152之间通过空气进行隔离。当然，该第一导电区域151与该第二导电区域152之间也可以通过一些绝缘材料进行隔离。
需要说明的是，该第一导电区域151与该第二导电区域152之间的间距可以根据实际需要灵活设置。
可选地，本申请实施例中，该第一绝缘层120和/或该第二绝缘层140包括以下中的至少一层：二氧化硅层、氮化硅层、氧化铝层、氧化锆层、氧化铪层、锆钛酸铅(PbZrxTi1-xO3，PZT)层、和钛酸铜钙(CaCu3Ti4O12，CCTO)层。具体绝缘材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。当然，该第一绝缘层120和/或该第二绝缘层140还可以包括一些其他具有高介电常数特性的材料层，本申请实施例对此不作限定。
例如，该第一绝缘层120或该第二绝缘层140可以是二氧化硅/氧化铝/二氧化硅(SiO2/Al2O3/SiO2)这种含有高介电常数的材料的叠层。
因此，本申请实施例所述的第一绝缘层和第二绝缘层可以是含有高介电常数的材料的叠层，从而，使本申请实施例所述的电容器可具有更大的电容密度。
可选地，本申请实施例中，该第一导电层130和/或该第二导电层150包括以下至少一层：重掺杂多晶硅层、碳基材料层、金属层和氮化钛层。
需要说明的是，该第一导电层130或该第二导电层150的材料可以是重掺杂多晶硅，碳基材料，或者是铝、钨、铜等各类金属，也可以是氮化钛等低电阻率的化合物，或者是上述几种导电材料的组合。
可选地，如图1所示，本申请实施例中，该第一绝缘层120和该第一导电层130在该半导体衬底110上的投影面积相同，该第二绝缘层140在该半导体衬底110上的投影面积大于该第一导电层130在该半导体衬底110上的投影面积。
换句话说，该第二绝缘层140在该半导体衬底110上的投影面积大于该第一导电层130在该半导体衬底110上的投影面积，即可以实现该第二绝缘层140覆盖该第一绝缘层120和该第一导电层130，实现了电隔离该第一导电层130与该第二导电层150的目的。
可选地，如图2所示，本申请实施例中，该第一绝缘层120在该半导体衬底110上的投影面积大于该第一导电层130在该半导体衬底110上的投影面积，该第二绝缘层140在该半导体衬底110上的投影面积大于该第一导电层130在该半导体衬底110上的投影面积。
可选地，在本申请实施例中，该电容器100还可以包括至少一个导电层和至少一个绝缘层。具体地，该至少一个导电层，设置在该半导体衬底上方和该沟槽内，且位于该第一导电层和该第二导电层之间；该至少一个绝缘层，设置于该至少一个导电层中的不同导电层之间，以将该至少一个导电层分别隔离，以及设置于该第二导电层与该至少一个导电层之间，以将该第二导电区域与该至少一个导电层隔离，且将该第二导电区域与该半导体衬底隔离。
可选地，该至少一个导电层的数量与该至少一个绝缘层相同。
需要说明的是，在该至少一个导电层仅包含一个导电层，以及该至少一个绝缘层仅包含一个绝缘层时，该至少一个绝缘层仅设置于该第二导电层与该至少一个导电层之间，以将该第二导电区域与该至少一个导电层隔离，且将该第二导电区域与该半导体衬底隔离。
可选地，在本申请实施例中，该至少一个导电层包括第三导电层160，该至少一个绝缘层包括第三绝缘层170。具体地，如图3所示，该第三导电层160设置在该半导体衬底110上方和该沟槽10内，且位于该第一导电层130和该第二导电层150之间；该第三绝缘层170设置于该第二导电层150与该第三导电层160之间，以将该第二导电区域152与该第三导电层160和该半导体衬底110隔离；并且，如图3所示，该第一导电区域151还与该第三导电层160电连接。
需要说明的是，在具体实现上，如图3所示，在电容器100中，该半导体衬底110、该第一绝缘层120和该第一导电层130可以构成电容器C(电容C3)，该第一导电层130、该第二绝缘层140和该第三导电层160可以构成电容器D(电容C4)，该第三导电层160、该第三绝缘层170和该第二导电层150(第二导电区域152)可以构成容器E(电容C5)，其中，该电容器C、该电容器D和该电容器E并联，该电容器100的电容C’可以是该电容器C、该电容器D和该电容器E并联的等效电容，即C’＝C3+C4+C5。
可选地，本申请实施例中，该第二绝缘层140和/或该第三绝缘层170上开设有至少一个窗口20，且该第二导电层150设置于该至少一个窗口20内，以使该第二导电区域152与该第一导电层130电连接。
作为一个示例，如图3所示，该第三绝缘层170上开设有至少一个窗口20，且该第二导电层150设置于该至少一个窗口20内，以使该第二导电区域152与该第一导电层130电连接。
可选地，在如图3所示的示例中，该第一绝缘层120和该第一导电层130在该半导体衬底110上的投影面积相同，该第二绝缘层140和该第三导电层160在该半导体衬底110上的投影面积相同。
因此，该第一绝缘层120和该第一导电层130可以通过一次光刻形成，该第二绝缘层140和该第三导电层160也可以通过一次光刻形成。
作为另一个示例，如图4所示，该第二绝缘层140上开设有至少一个窗口20，且该第二导电层150设置于该至少一个窗口20内，以使该第二导电区域152与该第一导电层130电连接。
可选地，在如图4所示的示例中，该第一绝缘层120和该第一导电层130在该半导体衬底110上的投影面积相同，该第二绝缘层140在该半导体衬底110上的投影面积大于该第三导电层160和该第三绝缘层170在该半导体衬底110上的投影面积。
因此，该第一绝缘层120和该第一导电层130可以通过一次光刻形成。
再例如，如图5所示，该第二绝缘层140和该第三绝缘层170上开设有至少一个窗口20，且该第二导电层150设置于该至少一个窗口20内，以使该第二导电区域152与该第一导电层130电连接。
可选地，在如图5所示的示例中，该第一绝缘层120和该第一导电层130在该半导体衬底110上的投影面积相同，该第二绝缘层140在该半导体衬底110上的投影面积大于该第三导电层160和该第三绝缘层170在该半导体衬底110上的投影面积。
因此，该第一绝缘层120和该第一导电层130可以通过一次光刻形成。
可选地，本申请实施例中，该至少一个导电层中的每个导电层包括以下至少一层：重掺杂多晶硅层、碳基材料层、金属层和氮化钛层。
例如，该第三导电层160的材料可以是重掺杂多晶硅，碳基材料，或者是铝、钨、铜等各类金属，也可以是氮化钛等低电阻率的化合物，或者是上述几种导电材料的组合。
可选地，本申请实施例中，该至少一个绝缘层中的每个绝缘层包括以下中的至少一层：二氧化硅层、氮化硅层、氧化铝层、氧化锆层、氧化铪层、锆钛酸铅(PbZrxTi1-xO3，PZT)层、钛酸铜钙(CaCu3Ti4O12，CCTO)层。具体绝缘材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。当然，该至少一个绝缘层中的每个绝缘层还可以包括一些其他具有高介电常数特性的材料层，本申请实施例对此不作限定。
例如，该第三绝缘层170可以是二氧化硅/氧化铝/二氧化硅(SiO2/Al2O3/SiO2)这种含有高介电常数的材料的叠层。
因此，本申请实施例所述的至少一个绝缘层中的每个绝缘层可以是含有高介电常数的材料的叠层，从而，使本申请实施例所述的电容器可具有更大的电容密度。
可选地，在本申请实施例中，该电容器100中还可以不包含沟槽结构，例如，该电容器100还可以是如图6或者图7所示的结构，此时，半导体衬底110可以由一个导电层代替，其具体结构在此不再展开叙述。
以下，结合图8至图11，详细介绍本申请实施例的电容器的制作方法。
应理解，图8、图10和图11是本申请实施例的电容器的制作方法的示意性流程图，但这些步骤或操作仅是示例，本申请实施例还可以执行其他操作或者图8、图10和图11中的各个操作的变形。
图8示出了根据本申请实施例的电容器的制作方法200的示意性流程图。如图8所示，该电容器的制作方法200包括：
步骤201，对半导体衬底110进行刻蚀处理，以在该半导体衬底110中形成至少一个沟槽10，该沟槽10自该半导体衬底110的上表面向下形成，且该沟槽10的深度小于该半导体衬底110的厚度。
可选地，可以根据深反应离子刻蚀对该半导体衬底110进行刻蚀处理，以在该半导体衬底110中形成至少一个沟槽10。
具体地，首先，在如图9a所示的半导体衬底110上表面(正面)旋涂一层光刻胶201，并曝光、显影，形成未覆盖光刻胶的刻蚀图形窗口，如图9b所示。接着，通过深反应离子刻蚀，在半导体衬底110中制作至少一个沟槽10。该沟槽10自该半导体衬底110的上表面向下延伸，且该沟槽10的深度小于该半导体衬底110的厚度，如图9c所示。
应理解，在刻蚀出该至少一个沟槽10之后，去除光刻胶201。
步骤202，在该半导体衬底110上表面和该至少一个沟槽10内表面沉积第一绝缘层120。
具体地，在该至少一个沟槽10中沉积绝缘材料，以形成该第一绝缘层120，如图9d所示。
例如，通过热氧化的方式，在该半导体衬底上表面和该至少一个沟槽内表面沉积(生长)二氧化硅，作为该第一绝缘层120。再例如，通过物理气相沉积(Physical VaporDeposition，PVD)或化学气相沉积(Chemical Vapor Deposition，CVD)生长硅的氮化物或硅的氧化物，例如未掺杂硅玻璃(Undoped Silicon Glass，USG)或由四乙氧基硅烷(Tetraethyl Orthosilicate，TEOS)转化得到的二氧化硅等，作为该第一绝缘层120。再例如，通过原子层沉积(Atomic layer deposition，ALD)工艺生长钛酸铜钙(CaCu3Ti4O12，CCTO)，例如，采用ALD工艺在该半导体衬底上表面和该至少一个沟槽内表面沉积至少一个二氧化钛(TiO2)层、至少一个氧化铜(CuO)层和至少一个氧化钙(CaO)或碳酸钙(CaCO3)层，得到层状沉积结构，再将上述层状沉积结构置于含氧气氛中进行高温退火处理，得到钛酸铜钙薄膜，作为该第一绝缘层120。再例如，通过喷涂或旋涂的各类聚合物，例如聚酰亚胺(Polyimide)，帕里纶(Parylene)，苯并环丁烯(BCB)等，作为该第一绝缘层120。再例如，该第一绝缘层120还可以为旋转涂布玻璃(spin on glass，SOG)，即先将一种含有硅化物的溶液旋涂或喷涂在硅片上，再加热去除溶剂，固化后剩余的为非晶相氧化硅。其中，考虑加工效果和成本，可选择通过热氧化生长二氧化硅作为该第一绝缘层120。
需要说明的是，该第一绝缘层120的材料包括硅的氧化物，硅的氮化物，金属的氧化物，金属的氮化物等，例如二氧化硅，氮化硅，氧化铝，氮化铝，氧化铪，氧化锆，氧化锌，二氧化钛，钛酸铜钙，锆钛酸铅等。该第一绝缘层120可以是一层，也可以是两层或多层。具体材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。
步骤203，在该第一绝缘层120上表面和内表面沉积第一导电层130。
具体地，在如图9d所示的结构中，在该第一绝缘层120上表面和内表面沉积导电材料，以形成该第一导电层130，如图9e所示。
需要说明的是，沉积该第一导电层130的方法包括ALD、PVD、有机金属化学气相沉积、蒸镀、电镀等。该第一导电层130的导电材料可以是重掺杂多晶硅，碳基材料，或者是铝、钨、铜等各类金属，也可以是氮化钛等低电阻率的化合物，或者是上述几种导电材料的组合。该第一导电层130包括以下至少一层：重掺杂多晶硅层、碳基材料层、金属层和氮化钛层。
步骤204，对该第一绝缘层120和该第一导电层130进行光刻处理，以露出该半导体衬底110的上表面。
具体地，首先，在如图9e所示的结构的上表面覆盖一层光敏干膜202，曝光、显影后形成覆盖该第一绝缘层120和该第一导电层130的干膜保护层，如图9f所示。接着，用干法刻蚀去除未覆盖光敏干膜202的该第一绝缘层120和该第一导电层130。最后去除光敏干膜202，得到如图9g所示的第一绝缘层120和第一导电层130的图形。在本步骤中，保留下所需的第一绝缘层120和第一导电层130的图案，多余部分的第一绝缘层120和第一导电层130被去除掉，以将半导体衬底110的上表面露出来。应理解，被留下的第一绝缘层120和第一导电层130的图案形状可根据电容规格需求来设计，这里不再展开叙述。
步骤205，在该第一导电层130上表面和内表面，以及该半导体衬底110的上表面沉积第二绝缘层140。
具体地，在如图9g所示的结构中，在该第一导电层130上表面和内表面，以及该半导体衬底110的上表面沉积绝缘材料，以形成该第二绝缘层140，如图9h所示。
需要说明的是，该第二绝缘层140可以参考对该第一绝缘层120的相关描述，为了简洁，在此不再赘述。
步骤206，对该第二绝缘层140进行光刻处理，以露出该半导体衬底110的上表面，并且在该第二绝缘层140上形成至少一个窗口20，以露出该第一导电层130的上表面，该第二绝缘层140覆盖该第一绝缘层120和该第一导电层130。
具体地，首先，在如图9h所示的结构的上表面覆盖一层光敏干膜202，曝光、显影后形成覆盖该第二绝缘层140的干膜保护层，如图9i所示。接着，用干法刻蚀去除未覆盖光敏干膜的该第二绝缘层140。最后去除光敏干膜202，得到如图9j所示的第二绝缘层140的图形。类似的，本步骤中的第二绝缘层140在预定的图案区域被保留，多余部分的第二绝缘层140则被移除以露出该部分的半导体衬底110和第一导电层130。应理解，被留下的第二绝缘层140的图案形状可根据电容规格需求来设计，这里不再展开叙述。
步骤207，在该第二绝缘层140上表面和内表面，该半导体衬底110的上表面，以及该至少一个窗口20内沉积第二导电层150。
具体地，在如图9j所示的结构中，在该第二绝缘层140上表面和内表面，该半导体衬底110的上表面，以及该至少一个窗口20内沉积导电材料，以形成第二导电层150，如图9k所示。
需要说明的是，该第二导电层150可以参考对该第一导电层130的相关描述，为了简洁，在此不再赘述。
步骤208，对该第二导电层150进行光刻处理，以形成相互独立的第一导电区域151和第二导电区域152，该第一导电区域151与该半导体衬底110电连接，该第二导电区域152与该第一导电层130电连接。
具体地，首先，在如图9k所示的结构的上表面覆盖一层光敏干膜202，曝光、显影后形成覆盖该第二导电层150的干膜保护层，如图9l所示。接着，用干法刻蚀去除未覆盖光敏干膜的该第二导电层150。最后去除光敏干膜202，得到如图9m所示的该第二导电层150的图形，在如图9m中，形成相互独立的第一导电区域151和第二导电区域152，且该第一导电区域151与该半导体衬底110电连接，该第二导电区域152与该第一导电层130电连接。类似的，本步骤中的第二导电层150在预定的图案区域被保留，多余部分的该第二导电层150则被移除以形成相互独立的第一导电区域151和第二导电区域152。应理解，被留下的第二导电层150的图案形状可根据电容规格需求来设计，这里不再展开叙述。
应理解，步骤202-208中所述各材料层的上表面是指该材料层与半导体衬底上表面基本平行的表面，而各材料层的内表面是指位于沟槽内材料层的上表面，上表面和内表面可以视为一个整体。
需要说明的是，该第一导电区域151可以被构造为电容器的第一电极，该第二导电区域152可以被构造为电容器的第二电极。即电容器的制作方法200可以制作如图1所示的电容器。
需要说明的是，在上述步骤204中，对该第一绝缘层和该第一导电层进行光刻处理，即同时对该第一绝缘层和该第一导电层进行光刻处理，可以减少光刻步骤。进一步地，将该第二导电层所包括的第一导电区域和第二导电区域分别作为该电容器的第一电极和第二电极，即在该电容器的制作过程中，可以仅进行一次光刻步骤，就制作出该电容器的两个电极，从而，可以减少电容器制作过程中的光刻步骤，降低电容器成本。
可选地，该方法200还包括：
对该第二导电区域152进行光刻处理，以在该第二导电区域152的外围处露出该第二绝缘层140。
具体地，首先，在如图9m所示的结构的上表面覆盖一层光敏干膜202，曝光、显影后形成覆盖该第二导电层150的干膜保护层，如图9n所示。接着，用干法刻蚀去除未覆盖光敏干膜的该第二导电层150。最后去除光敏干膜202，得到如图9o所示的该第二导电层150的图形。类似的，本步骤中的第二导电层150在预定的图案区域被保留，多余部分的该第二导电层150则被移除以在该第二导电区域152的外围处露出该第二绝缘层140。应理解，被留下的第二导电层150的图案形状可根据电容规格需求来设计，这里不再展开叙述。
可选地，本步骤也可以在步骤208中实现，也就是说，在步骤208中，对该第二导电层150进行光刻处理，不仅形成了相互独立的第一导电区域151和第二导电区域152，还在该第二导电区域152的外围处露出该第二绝缘层140。
需要说明的是，在第二导电区域152的外围处露出第二绝缘层140，可以避免第二导电区域152与半导体衬底110之间电连接。
应理解，图8和图9所示的电容器的制作方法200是以刻蚀一个沟槽为例进行说明，还可以刻蚀其他数量的沟槽，本申请实施例对比不作限定。多个沟槽可以在同一工序中形成，也就是可以同步形成这多个沟槽以及沟槽内的绝缘层和导电层等填充材料。当然，基于上述的电容器的制作方法还可以制作如图6所示的未包含沟槽的电容器，这里不再展开叙述。
因此，在本申请实施例提供的电容器的制作方法中，通过合理设计图形，将第二导电层光刻为相互独立的第一导电区域和第二导电区域，且第一导电区域被构造为电容器的第一电极，第二导电区域被构造为电容器的第二电极，减少了电容器加工过程中的光刻步骤，降低了多重光刻的对准难度，提高了工艺可靠性。
图10示出了根据本申请实施例的电容器的制作方法300的示意性流程图。如图10所示，该电容器的制作方法300包括：
步骤301，对半导体衬底进行刻蚀处理，以在该半导体衬底中形成至少一个沟槽，该沟槽自该半导体衬底的上表面向下形成，且该沟槽的深度小于该半导体衬底的厚度；
步骤302，在该半导体衬底上表面和该至少一个沟槽内表面沉积第一绝缘层；
步骤303，在该第一绝缘层上表面和内表面沉积第一导电层；
步骤304，对该第一导电层进行光刻处理，以露出该第一绝缘层的上表面；
步骤305，在该第一导电层上表面和内表面，以及该第一绝缘层的上表面沉积第二绝缘层；
步骤306，对该第一绝缘层和该第二绝缘层进行光刻处理，以露出该半导体衬底的上表面，并且在该第二绝缘层上形成至少一个窗口，以露出该第一导电层的上表面，该第二绝缘层覆盖该第一导电层；
步骤307，在该第二绝缘层上表面和内表面，该半导体衬底的上表面，以及该至少一个窗口内沉积第二导电层；
步骤308，对该第二导电层进行光刻处理，以形成相互独立的第一导电区域和第二导电区域，该第一导电区域与该半导体衬底电连接，该第二导电区域与该第一导电层电连接。
需要说明的是，在上述步骤306中，对该第一绝缘层和该第二绝缘层进行光刻处理，即同时对该第一绝缘层和该第二绝缘层进行光刻处理，可以减少光刻步骤。进一步地，将该第二导电层所包括的第一导电区域和第二导电区域分别作为该电容器的第一电极和第二电极，即在该电容器的制作过程中，可以仅进行一次光刻步骤，就制作出该电容器的两个电极，从而，可以减少电容器制作过程中的光刻步骤，降低电容器成本。
可选地，该电容器的制作方法300还包括：
对所述第二导电区域进行光刻处理，以在所述第二导电区域的外围处露出所述第二绝缘层。
应理解，在第二导电区域的外围处露出第二绝缘层，可以避免第二导电区域与半导体衬底之间电连接。
需要说明的是，该第一导电区域可以被构造为电容器的第一电极，该第二导电区域可以被构造为电容器的第二电极。
具体地，该电容器的制作方法300中相对于电容器的制作方法200，其主要区别在于对第一导电层单独进行光刻处理，以及同时对第一绝缘层和第二绝缘层进行光刻处理，基于该电容器的制作方法300可以制作如图2所示的电容器。
应理解，电容器的制作方法300中的步骤可以参考电容器的制作方法200中的相应步骤，为了简洁，在此不再赘述。
因此，在本申请实施例提供的电容器的制作方法中，通过合理设计图形，将第二导电层光刻为相互独立的第一导电区域和第二导电区域，且第一导电区域被构造为电容器的第一电极，第二导电区域被构造为电容器的第二电极，减少了电容器加工过程中的光刻步骤，降低了多重光刻的对准难度，提高了工艺可靠性。
图11示出了根据本申请实施例的电容器的制作方法400的示意性流程图。如图11所示，该电容器的制作方法400包括：
步骤401，对半导体衬底进行刻蚀处理，以在该半导体衬底中形成至少一个沟槽，该沟槽自该半导体衬底的上表面向下，且该沟槽的深度小于或者等于该半导体衬底的厚度；
步骤402，在该半导体衬底上表面和该至少一个沟槽内表面沉积第一绝缘层；
步骤403，在该第一绝缘层上表面和内表面沉积第一导电层；
步骤404，对该第一绝缘层和该第一导电层进行光刻处理，以露出该半导体衬底的上表面；
步骤405，在该第一导电层上表面和内表面，以及该半导体衬底的上表面沉积第二绝缘层；
步骤406，在该第二绝缘层上表面和内表面沉积第三导电层；
步骤407，对该第二绝缘层和该第三导电层进行光刻处理，以露出该半导体衬底和该第一导电层的上表面；
步骤408，在该第三导电层上表面和内表面，以及该半导体衬底的上表面沉积第三绝缘层；
步骤409，对该第三绝缘层进行光刻处理，以露出该半导体衬底和该第三导电层的上表面，并且在该第三绝缘层上形成至少一个窗口，以露出该第一导电层的上表面；
步骤410，在该第三绝缘层上表面和内表面，该第三导电层的上表面，该半导体衬底的上表面，以及该至少一个窗口内沉积第二导电层；
步骤411，对该第二导电层进行光刻处理，以形成相互独立的第一导电区域和第二导电区域，该第一导电区域与该半导体衬底电连接，该第一导电区域还与该第三导电层电连接，该第二导电区域与该第一导电层电连接。
需要说明的是，在上述步骤404中，对该第一绝缘层和该第一导电层进行光刻处理，即同时对该第一绝缘层和该第一导电层进行光刻处理，可以减少光刻步骤。同理，在上述步骤407中，对该第二绝缘层和该第三导电层进行光刻处理，也可以减少光刻步骤。进一步地，将该第二导电层所包括的第一导电区域和第二导电区域分别作为该电容器的第一电极和第二电极，即在该电容器的制作过程中，可以仅进行一次光刻步骤，就制作出该电容器的两个电极，从而，可以减少电容器制作过程中的光刻步骤，降低电容器成本。
可选地，该电容器的制作方法400还包括：
对所述第二导电区域进行光刻处理，以在所述第二导电区域的外围处露出所述第三绝缘层。
应理解，在第二导电区域的外围处露出第三绝缘层，可以避免第二导电区域与半导体衬底之间电连接。
需要说明的是，该第一导电区域可以被构造为电容器的第一电极，该第二导电区域可以被构造为电容器的第二电极。
具体地，该电容器的制作方法400中相对于电容器的制作方法200，其主要区别在于在沉积了第二绝缘层之后，又沉积了第三导电层和第三绝缘层，接着才沉积了第二导电层，基于该电容器的制作方法400可以制作如图3所示的电容器。当然，基于上述的电容器的制作方法还可以制作如图4或者图5所示的电容器，以及制作如图7所示的未包含沟槽的电容器，这里不再展开叙述。
应理解，电容器的制作方法400中的步骤可以参考电容器的制作方法200中的相应步骤，为了简洁，在此不再赘述。
因此，在本申请实施例提供的电容器的制作方法中，通过合理设计图形，将第二导电层光刻为相互独立的第一导电区域和第二导电区域，且第一导电区域被构造为电容器的第一电极，第二导电区域被构造为电容器的第二电极，减少了电容器加工过程中的光刻步骤，降低了多重光刻的对准难度，提高了工艺可靠性。
下面结合一个具体地实施例对本申请的电容器的制作方法作进一步说明。为了便于理解，在该实施例中制作如图1所示的电容器。当然，利用该实施例中的电容器的制作方法还可以制作如图2-图7所示的电容器，只是在沟槽设计和绝缘层、导电层的覆盖范围等部分有所区别，为了简洁，在此不再赘述。
步骤一：选用掺杂硼，电阻率为0.001-0.005Ω.cm，晶向为(100)，厚度为750微米的硅晶圆作为半导体衬底。在半导体衬底的上表面(正面)旋涂一层光刻胶，曝光、显影后在半导体衬底上表面形成一个光刻胶的圆孔，圆孔直径为10微米。然后用DRIE刻蚀工艺加工出深度为120微米的沟槽。最后去除光刻胶。
步骤二：用ALD工艺，在半导体衬底上表面和沟槽表面沉积40纳米厚的氧化铪(HfO2)作为第一绝缘层。
步骤三：用ALD工艺，在第一绝缘层(氧化铪层)表面沉积一层50纳米厚的氮化钛(TiN)作为第一导电层。
步骤四：在半导体衬底上表面覆盖一层光敏干膜，曝光、显影后形成覆盖沟槽及其边缘的干膜保护层。接着，用干法刻蚀去除未覆盖干膜的氧化铪和氮化钛。最后去除干膜，得到第一绝缘层和第一导电层的图形。
需要说明的是，光敏干膜占据半导体衬底上表面的部分区域，在用干法刻蚀去除未覆盖干膜的氧化铪和氮化钛之后，露出半导体衬底的上表面。
步骤五：用ALD工艺，在半导体衬底上表面和第一导电层表面沉积40纳米厚的氧化铪(HfO2)作为第二绝缘层。
步骤六：在第二绝缘层的上表面覆盖一层光敏干膜，曝光、显影后形成覆盖第二绝缘层及其边缘的干膜保护层。接着，用干法刻蚀去除未覆盖干膜的氧化铪。最后去除干膜，得到第二绝缘层的图形。
需要说明的是，光敏干膜占据第二绝缘层的部分区域，在用干法刻蚀去除未覆盖干膜的氧化铪之后，露出半导体衬底的上表面，同时在第二绝缘层上形成贯穿该第二绝缘层的至少一个窗口，以露出第一导电层的上表面，第二绝缘层覆盖第一绝缘层和第一导电层。
步骤七：在半导体衬底上表面，第二绝缘层上表面和内表面，以及至少一个窗口内沉积第二导电层。
具体地，先用ALD工艺沉积一层50纳米厚的氮化钛(TiN)，再利用PVD工艺沉积一层3微米厚度的铜，得到第二导电层。
步骤八：在第二导电层上表面覆盖一层光敏干膜，曝光、显影后形成覆盖沟槽及其边缘的干膜保护层。接着，用干法刻蚀去除未覆盖干膜的氮化钛和铜，最后去除干膜，得到相互独立的第一导电区域和第二导电区域，第一导电区域与半导体衬底电连接，第二导电区域与第一导电层电连接。
本领域普通技术人员可以意识到，以上结合附图详细描述了本申请的优选实施方式，但是，本申请并不限于上述实施方式中的具体细节，在本申请的技术构思范围内，可以对本申请的技术方案进行多种简单变型，这些简单变型均属于本申请的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本申请对各种可能的组合方式不再另行说明。
此外，本申请的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请的思想，其同样应当视为本申请所申请的内容。

Claims (22)

1.一种电容器的制作方法，其特征在于，包括：
对半导体衬底进行刻蚀处理，以在所述半导体衬底中形成至少一个沟槽，所述沟槽自所述半导体衬底的上表面向下形成，且所述沟槽的深度小于所述半导体衬底的厚度；
在所述半导体衬底上表面和所述至少一个沟槽内表面沉积第一绝缘层；
在所述第一绝缘层上表面和内表面沉积第一导电层；
对所述第一绝缘层和所述第一导电层进行光刻处理，以露出所述半导体衬底的上表面；
在所述第一导电层上表面和内表面，以及所述半导体衬底的上表面沉积第二绝缘层；
对所述第二绝缘层进行光刻处理，以露出所述半导体衬底的上表面，并且在所述第二绝缘层上形成至少一个窗口，以露出所述第一导电层的上表面，所述第二绝缘层覆盖所述第一绝缘层和所述第一导电层；
在所述第二绝缘层上表面和内表面，所述半导体衬底的上表面，以及所述至少一个窗口内沉积第二导电层；
对所述第二导电层进行光刻处理，以形成相互独立的第一导电区域和第二导电区域，所述第一导电区域与所述半导体衬底电连接，所述第二导电区域与所述第一导电层电连接，所述第一导电区域被构造为所述电容器的第一电极，所述第二导电区域被构造为所述电容器的第二电极；
所述第一绝缘层和所述第一导电层在所述半导体衬底上的投影面积相同，所述第二绝缘层在所述半导体衬底上的投影面积大于所述第一导电层在所述半导体衬底上的投影面积。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
对所述第二导电区域进行光刻处理，以在所述第二导电区域的外围处露出所述第二绝缘层。
3.根据权利要求1或2所述的方法，其特征在于，所述对半导体衬底进行刻蚀处理，包括：
利用深反应离子刻蚀对所述半导体衬底进行刻蚀处理。
4.一种电容器，根据权利要求1至3中任一项所述的方法制成，其特征在于，所述电容器包括：
半导体衬底；
至少一个沟槽，设置于所述半导体衬底，并自所述半导体衬底的上表面向下形成；
第一导电层，设置在所述半导体衬底上方和所述沟槽内；
第一绝缘层，设置于所述半导体衬底与所述第一导电层之间，以将所述第一导电层与所述半导体衬底隔离；
第二导电层，设置在所述半导体衬底上方和所述沟槽内，且所述第二导电层包括相互独立的第一导电区域和第二导电区域，所述第一导电区域与所述半导体衬底电连接，所述第二导电区域与所述第一导电层电连接，所述第一导电区域被构造为所述电容器的第一电极，所述第二导电区域被构造为所述电容器的第二电极；
第二绝缘层，设置于所述第一导电层与所述第二导电层之间，以将所述第一导电区域与所述第一导电层隔离，以及将所述第二导电区域与所述半导体衬底隔离；
所述第一绝缘层和所述第一导电层在所述半导体衬底上的投影面积相同，所述第二绝缘层在所述半导体衬底上的投影面积大于所述第一导电层在所述半导体衬底上的投影面积。
5.根据权利要求4所述的电容器，其特征在于，所述第二绝缘层上开设有至少一个窗口，且所述第二导电层设置于所述至少一个窗口内，以使所述第二导电区域与所述第一导电层电连接。
6.根据权利要求4所述的电容器，其特征在于，所述电容器还包括：
至少一个导电层，设置在所述半导体衬底上方和所述沟槽内，且位于所述第一导电层和所述第二导电层之间；
至少一个绝缘层，设置于所述至少一个导电层中的不同导电层之间，以将所述至少一个导电层分别隔离，以及设置于所述第二导电层与所述至少一个导电层之间，以将所述第二导电区域与所述至少一个导电层隔离，且将所述第二导电区域与所述半导体衬底隔离。
7.根据权利要求6所述的电容器，其特征在于，所述第一导电区域还与所述至少一个导电层电连接。
8.根据权利要求6或7所述的电容器，其特征在于，所述至少一个导电层包括第三导电层，所述至少一个绝缘层包括第三绝缘层，其中，
所述第三导电层，设置在所述半导体衬底上方和所述沟槽内，且位于所述第一导电层和所述第二导电层之间；
所述第三绝缘层，设置于所述第二导电层与所述第三导电层之间，以将所述第二导电区域与所述第三导电层隔离，以及将所述第二导电区域与所述半导体衬底隔离。
9.根据权利要求8所述的电容器，其特征在于，所述第二绝缘层和/或所述第三绝缘层上开设有至少一个窗口，且所述第二导电层设置于所述至少一个窗口内，以使所述第二导电区域与所述第一导电层电连接。
10.根据权利要求8所述的电容器，其特征在于，所述第一绝缘层和所述第一导电层在所述半导体衬底上的投影面积相同，所述第二绝缘层和所述第三导电层在所述半导体衬底上的投影面积相同。
11.根据权利要求8所述的电容器，其特征在于，所述第一绝缘层和所述第一导电层在所述半导体衬底上的投影面积相同，所述第二绝缘层在所述半导体衬底上的投影面积大于所述第三导电层和所述第三绝缘层在所述半导体衬底上的投影面积。
12.根据权利要求6或7所述的电容器，其特征在于，所述至少一个绝缘层中的每个绝缘层包括以下至少一层：
硅的氧化物层、硅的氮化物层、金属的氧化物层和金属的氮化物层。
13.根据权利要求6或7所述的电容器，其特征在于，所述至少一个导电层中的每个导电层包括以下至少一层：
重掺杂多晶硅层、碳基材料层、金属层和氮化钛层。
14.根据权利要求4或5所述的电容器，其特征在于，所述第一导电区域与所述第二导电区域之间通过空气进行隔离。
15.根据权利要求4或5所述的电容器，其特征在于，所述第一绝缘层和/或所述第二绝缘层包括以下至少一层：
硅的氧化物层、硅的氮化物层、金属的氧化物层和金属的氮化物层。
16.根据权利要求4或5所述的电容器，其特征在于，所述第一导电层和/或所述第二导电层包括以下至少一层：
重掺杂多晶硅层、碳基材料层、金属层和氮化钛层。
17.一种电容器的制作方法，其特征在于，包括：
对半导体衬底进行刻蚀处理，以在所述半导体衬底中形成至少一个沟槽，所述沟槽自所述半导体衬底的上表面向下形成，且所述沟槽的深度小于所述半导体衬底的厚度；
在所述半导体衬底上表面和所述至少一个沟槽内表面沉积第一绝缘层；
在所述第一绝缘层上表面和内表面沉积第一导电层；
对所述第一导电层进行光刻处理，以露出所述第一绝缘层的上表面；
在所述第一导电层上表面和内表面，以及所述第一绝缘层的上表面沉积第二绝缘层；
对所述第一绝缘层和所述第二绝缘层进行光刻处理，以露出所述半导体衬底的上表面，并且在所述第二绝缘层上形成至少一个窗口，以露出所述第一导电层的上表面，所述第二绝缘层覆盖所述第一导电层；
在所述第二绝缘层上表面和内表面，所述半导体衬底的上表面，以及所述至少一个窗口内沉积第二导电层；
对所述第二导电层进行光刻处理，以形成相互独立的第一导电区域和第二导电区域，所述第一导电区域与所述半导体衬底电连接，所述第二导电区域与所述第一导电层电连接，所述第一导电区域被构造为所述电容器的第一电极，所述第二导电区域被构造为所述电容器的第二电极；
所述第一绝缘层在所述半导体衬底上的投影面积大于所述第一导电层在所述半导体衬底上的投影面积，所述第二绝缘层在所述半导体衬底上的投影面积大于所述第一导电层在所述半导体衬底上的投影面积。
18.根据权利要求17所述的方法，其特征在于，所述方法还包括：
对所述第二导电区域进行光刻处理，以在所述第二导电区域的外围处露出所述第二绝缘层。
19.根据权利要求17或18所述的方法，其特征在于，所述对半导体衬底进行刻蚀处理，包括：
利用深反应离子刻蚀对所述半导体衬底进行刻蚀处理。
20.一种电容器的制作方法，其特征在于，包括：
对半导体衬底进行刻蚀处理，以在所述半导体衬底中形成至少一个沟槽，所述沟槽自所述半导体衬底的上表面向下，且所述沟槽的深度小于或者等于所述半导体衬底的厚度；
在所述半导体衬底上表面和所述至少一个沟槽内表面沉积第一绝缘层；
在所述第一绝缘层上表面和内表面沉积第一导电层；
对所述第一绝缘层和所述第一导电层进行光刻处理，以露出所述半导体衬底的上表面；
在所述第一导电层上表面和内表面，以及所述半导体衬底的上表面沉积第二绝缘层；
在所述第二绝缘层上表面和内表面沉积第三导电层；
对所述第二绝缘层和所述第三导电层进行光刻处理，以露出所述半导体衬底和所述第一导电层的上表面；
在所述第三导电层上表面和内表面，以及所述半导体衬底的上表面沉积第三绝缘层；
对所述第三绝缘层进行光刻处理，以露出所述半导体衬底和所述第三导电层的上表面，并且在所述第三绝缘层上形成至少一个窗口，以露出所述第一导电层的上表面；
在所述第三绝缘层上表面和内表面，所述第三导电层的上表面，所述半导体衬底的上表面，以及所述至少一个窗口内沉积第二导电层；
对所述第二导电层进行光刻处理，以形成相互独立的第一导电区域和第二导电区域，所述第一导电区域与所述半导体衬底电连接，所述第一导电区域还与所述第三导电层电连接，所述第二导电区域与所述第一导电层电连接，所述第一导电区域被构造为所述电容器的第一电极，所述第二导电区域被构造为所述电容器的第二电极；
所述第一绝缘层和所述第一导电层在所述半导体衬底上的投影面积相同，所述第二绝缘层在所述半导体衬底上的投影面积大于所述第一导电层在所述半导体衬底上的投影面积。
21.根据权利要求20所述的方法，其特征在于，所述方法还包括：
对所述第二导电区域进行光刻处理，以在所述第二导电区域的外围处露出所述第三绝缘层。
22.根据权利要求20或21所述的方法，其特征在于，所述对半导体衬底进行刻蚀处理，包括：
利用深反应离子刻蚀对所述半导体衬底进行刻蚀处理。
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