KR20060024082A - 반도체 장치의 커패시터 제조방법 - Google Patents

반도체 장치의 커패시터 제조방법 Download PDF

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Abstract

반도체 장치의 MIM(Metal-Insulator-Metal) 커패시터 제조방법에 관한 것으로, 먼저, 제1 도전막 패턴이 형성된 반도체 기판 상에 제1 유전막, 제2 도전막, 및 제2 유전막을 차례로 형성한다. 이어서, 상기 제2 도전막의 콘택 영역 및 제1 도전막 패턴의 콘택 영역을 연속적으로 노출시킨다. 이어서, 상기 결과물이 형성된 반도체 기판 상에 절연막 패턴을 형성한다. 이어서, 상기 절연막 패턴을 관통하여, 상기 제2 도전막의 콘택 영역에 접속하는 제1 콘택 플러그, 상기 제2 유전막 상에 제2 콘택 플러그 및 상기 제1 도전막 패턴의 콘택 영역에 접속하는 제3 콘택 플러그를 동시에 형성한다. 이어서, 상기 제1 콘택 플러그에 접속하는 제3 도전막 패턴과 제2 콘택 플러그와 상기 제3 콘택 플러그를 공통으로 연결하는 제4 도전막 패턴을 동시에 형성한다. 사진 공정을 줄여 제조비용을 절감할 수 있다.

Description

반도체 장치의 커패시터 제조방법{METHOD OF MANUFACTORING CAPACITOR OF SEMICONDUCTOR DEVICE}
도 1은 종래의 MIM 커패시터를 설명하기 위하여 도시된 단면도이다.
도 2는 본 발명의 실시예에 따른 MIM 커패시터를 설명하기 위한 평면도이다.
도 3은 도 2에 도시된 MIM 커패시터를 Ⅰ-Ⅰ' 방향으로 절단한 단면도이다.
도 4는 도2에 도시된 MIM 커패시터를 Ⅱ-Ⅱ' 방향으로 절단한 단면도이다.
도 5 내지 도 20은 도시된 도 2의 MIM 커패시터를 제조하기에 적합한 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 보다 구체적으로는 반도체 장치의 MIM(Metal-Insulator-Metal) 커패시터 제조방법에 관한 것이다.
최근 들어 RF 대역에서 사용되는 혼재 신호 회로(Mixed Signal Circuit)가 실리콘 베이스(Silicon Base)로 제작되는 추세이며, 이러한 회로는 기본적인 수동-레지스터(Passive-Resistor), 커패시터(Capacitor), 인덕터(Inductor)가 사용된다.
이중 커패시터의 경우 RF 대역의 아날로그 회로(Analog Circuit)회로에 사용되기 위해선 높은 특성요소(Quality Factor)가 요구되며 이를 실현하기 위해선 전극(Electrode)으로써 공핍(Depletion)이 거의 없고 저항이 낮은 금속 플레이트(Metal Plate) 사용이 필수적이다.
이와 같은 추세에 맞춰 커패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal: 이하에서는 종종 MIM으로 명명함)로 변경하여 진행 중이며, 그 중에서 MIM 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 커패시턴스가 없기 때문에 혼재 신호 회로(Mixed Signal Circuit)나 아날로그 회로(Analog Circuit)회로에서 전하를 저장하는데 사용하고 있다.
이하, 첨부된 도면을 참조하여 종래의 MIM 커패시터를 설명하기로 한다.
도 1은 종래의 MIM 커패시터를 설명하기 위하여 도시된 단면도이다.
도 1을 참조하면, 소자들(도시하지 않음)이 형성된 반도체 기판(10) 상에 제1 절연막(20)이 형성되어 있다. 그리고, 제1 절연막(15)을 관통하여 반도체 기판(10)에 전기적으로 접속하는 콘택 플러그(도시하지 않음)들이 형성되어 있다.
그리고, 제1 절연막(20) 상에 하부전극인 제1 도전막 패턴(30)이 형성되어 있다. 그리고, 제1 도전막 패턴(30) 상에는 유전막 패턴(40) 및 상부전극인 제2 도전막 패턴(50)이 차례로 적층되어 있다. 그리고, 차례로 적층된 제1 도전막 패턴(30), 유전막 패턴(40) 및 제2 도전막 패턴(50)을 덮는 제2 절연막(60)이 제1 절연막(20) 상에 형성되어 있다. 그리고, 제2 절연막(60)을 관통하여, 제2 도전막 패턴(50)에 전기적으로 접속하기 위한 다수의 제1 콘택 플러그(70a)들과, 제1 도전막 패턴(30)에 전기적으로 접속하기 위한 제2 콘택 플러그(70b)가 형성되어 있다. 그리고, 다수의 제1 콘택 플러그(70a)들에 전기적으로 접속하기 위한 제3 도전막 패턴(80a)과 제2 콘택 플러그(70b)에 전기적으로 접속하기 위한 제4 도전막 패턴(80b)이 형성되어 있다.
이로써, 제3 도전막 패턴(80a)과 제4 도전막 패턴(80b)에 전기적으로 접속되면, 제1 도전막 패턴(30)과 제2 도전막 패턴(50) 사이에 개지된 유전막 패턴(40)에 전하가 축적되는 커패시터(A)가 형성된다. 이러한 커패시터는 통상적으로 프래너형(Planar Type) MIM 커패시터라 불린다.
그러나, 반도체 집적 회로, 예를 들면, 아날로그 회로가 점점 미세화 됨에 따라, 상술한 프래너형(Planar Type) MIM 커패시터는 단위 면적당 커패시턴스을 충족시키기 어렵게 되었다. 그러므로, 단위 면적당 커패시턴스을 증가시키기 위하여 새로운 유전막의 개발 및 새로운 MIM 커패시터의 구조가 제안되고 있다.
이에 따라, 일본 공개특허공보 제2002-141417호에는 대용량의 커패시턴스를 얻기 위하여 커패시터가 병렬 회로에 접속되고, 커패시터 플레이트 간의 유전체층의 두께를 줄인 병렬 커패시터의 적층 구조와 제조방법을 제공한다.
그리고, 대한민국 공개특허공보 제2002-0037295호에는 커패시턴스의 전압 의존성을 감소시키기 위하여 반도체 기판 상에 쌍을 이루는 제1 및 제2 MIM 커패시터의 상부전극과 하부전극이 역 병렬로 접속된 반도체 커패시터 장치를 제공한다.
그러나, 상술한 특허들은 단위 면적 당 커패시턴스를 증가시키기 위하여 병렬 커패시터의 적층 구조, 즉 스택형(Stack Type) MIM 커패시터 구조를 갖는다. 이 러한 구조를 사용할 경우, 종래의 프래너형(Planar Type) 보다 단위 면적당 커패시턴스는 증가하나, 제조하는데 필요한 사진 공정 단계를 많이 거쳐야 한다. 이것을 결국에, 제조 비용을 높인다.
따라서, 본 발명의 목적은 단위 면적당 커패시턴스을 증가시키고 제조비용을 낮춘 MIM 커패시터 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은, 먼저 제1 도전막 패턴이 형성된 반도체 기판 상에 제1 유전막, 제2 도전막, 및 제2 유전막을 차례로 형성한다. 이어서, 상기 제2 유전막을 패터닝하여 상기 제2 도전막의 콘택 영역을 노출시키고, 상기 노출된 제2 도전막의 콘택 영역 및 제1 유전막을 패터닝하여 상기 제1 도전막 패턴의 콘택 영역을 노출시킨다. 이어서, 상기 결과물이 형성된 반도체 기판 상에 절연막 패턴을 형성한다. 상기 절연막 패턴을 관통하여, 상기 패터닝된 제2 도전막의 콘택 영역에 접속하는 제1 콘택 플러그, 상기 제2 유전막 상에 제2 콘택 플러그 및 노출된 제1 도전막 패턴의 콘택 영역에 접속하는 제3 콘택 플러그를 동시에 형성한다. 이어서, 상기 제1 콘택 플러그에 접속하는 제3 도전막 패턴과 제2 콘택 플러그와 상기 제3 콘택 플러그를 공통으로 연결하는 제4 도전막 패턴을 동시에 형성하여 반도체 장치의 커패시터를 제조한다.
본 발명의 실시예에 따른 반도체 장치의 커패시터 제조방법은, 단위 면적당 커패시턴스를 증가시키는 스택형 MIM 커패시터를 제조할 수 있으며, 또한, 제1 도 전막 패턴의 콘택 영역과 제2 도전막 패턴의 콘택 형성 영역을 1개의 포토레지스트 패턴을 식각 마스크로 이용하여 형성함으로 종래의 기술보다 1단계의 사진 공정을 줄여 제조비용을 절감할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부하는 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 MIM 커패시터를 설명하기 위한 평면도이다.
도 2를 참조하면, 우선적으로, 도전성 물질 간을 절연시키는 절연막이나 커패시터에 전하를 저장하는 유전막은 도시하지 않았다. 본 발명의 MIM 커패시터는 소자들(도시하지 않음)이 형성된 반도체 기판(100) 상에 하부전극인 제1 도전막 패턴(108)을 구비한다. 제1 도전막 패턴(108)의 모양은 직사각형 또는 원형 등의 모양이다.
그리고, 제1 도전막 패턴(108) 상에 제1 도전막 패턴(108)의 콘택 영역을 제외하고, 나머지 부분을 완전히 덮는 제2 도전막 패턴(116a)이 위치한다. 여기서 제2 도전막 패턴(116a)은 상부전극 및 하부전극의 역할을 동시에 수행한다. 그리고, 제2 도전막 패턴(116a)의 콘택 영역에 전기적으로 접속시키는 제1 콘택 플러그(148a)들, 제1 도전막 패턴(108)에 절연되고, 제1 도전막 패턴(108) 상부에 제2 콘택 플러그(148b) 및 제1 도전막 패턴(108)에 전기적으로 접속시키는 제3 콘택 플러그(148c)들이 위치한다. 여기서 제2 콘택 플러그는 상부전극의 역할을 수행한다.
그리고, 제1 콘택 플러그(148a)에 전기적으로 접속되는 제3 도전막 패턴(152a)과 제2 콘택 플러그(148b)와 제3 콘택 플러그(148c)를 공통으로 연결하는 제 4 도전막 패턴(152a)이 위치한다.
도 3은 도 2에 도시된 MIM 커패시터를 Ⅰ-Ⅰ' 방향으로 절단한 단면도이다.
도 4는 도2에 도시된 MIM 커패시터를 Ⅱ-Ⅱ' 방향으로 절단한 단면도이다.
도 3 및 4를 참조하면, 반도체 장치의 MIM 커패시터는, 먼저 예를 들면, 소자들(도시하지 않음)이 형성된 반도체 기판(100) 상에 제1 절연막(104)이 형성되어 있다. 그리고, 제1 절연막(104)을 관통하여 반도체 기판(100)에 전기적으로 접속하는 콘택 플러그(도시하지 않음)들이 형성되어 있다.
그리고 제1 절연막(104) 상에 소자들과 상기 콘택 플러그를 통하여 전기적 접속되는 제1 도전막 패턴(108)이 형성되어 있다. 제1 도전막 패턴(108)은 후속에 형성되는 제1 커패시터(D)의 하부전극의 역할을 한다. 그리고, 제1 도전막 패턴(108)은 알루미늄을 증착시켜 형성한다.
제1 도전막 패턴(108) 상에 제1 유전막 패턴(112a)이 형성되어 있다. 제1 유전막(112a)은 SiN을 증착시켜 형성한다. 그리고, 상기 제1 유전막 패턴(112a) 상에 제2 도전막 패턴(116a)이 형성되어 있다. 그리고, 제2 도전막 패턴(116a)은 TiN을 증착시켜 형성한다.
그리고, 제2 도전막 패턴(116a)은 후속에 형성되는 제1 커패시터(D)의 상부전극의 역할과 후속에 형성되는 제2 커패시터의(E) 하부전극의 역할을 수행한다. 그리고, 제2 도전막 패턴(116a) 상에 제2 유전막 패턴(120a) 형성되어 있다. 그리고, 제2 유전막 패턴(120a)은 SiN을 증착시켜 형성한다.
그리고, 상기 결과물이 형성되어 있는 제1 절연막(104) 상에 상기 결과물을 덮는 식각 방지막 패턴(128a)과 제2 절연막 패턴(132a)이 형성되어 있다. 그리고, 제2 절연막 패턴(132a)과 식각 방지막 패턴(128a)을 관통하여 제2 도전막 패턴(116a)에 전기적으로 접속되는 제1 콘택 플러그(148a)가 형성되어 있고, 제2 유전막 패턴(120a) 상에 제2 콘택 플러그(148b)가 형성되어 있고, 또한, 제1 도전막 패턴(108)에 전기적으로 접속시키는 제3 콘택 플러그(148c)가 형성되어 있다. 제1 내지 제3 콘택 플러그(148a, 148b, 148c) 각각은 장벽막 패턴(140) 및 도전막 패턴(144)을 포함한다. 그리고, 장벽막 패턴(140)은 Ti 및 TiN을 차례로 증착시켜 형성한다. 그리고, 제3 도전막 패턴(144)은 텅스텐을 증착시켜 형성한다.
그리고, 제1 콘택 플러그(148a)에 전기적으로 접속하는 제4 도전막 패턴(152a)과 제2 콘택 플러그(148b)와 제3 콘택 플러그(148c)를 공통으로 연결하는 제4 도전막 패턴(152b)이 형성되어 있다. 그리고, 상기 제3 도전막 패턴(152a) 및 제4 도전막 패턴(152b)은 알루미늄을 증착시켜 형성한다.
이러한 MIM 커패시터(160)는 MIM 커패시터가 병렬로 연결되어 있어서 스택형(Stack Type) MIM 커패시터라 불린다. 즉, 제3 및 제4 도전막 패턴들(152a, 152b)에 전기적으로 접속되면, 제1 도전막 패턴(108)과 제2 도전막 패턴(116a) 사이에 개재된 제1 유전막 패턴(112a)에 전하가 축적되는 제1 커패시터(D)가 형성되고, 또한, 제2 도전막 패턴(116a)과 제2 콘택 플러그(136b) 사이에 개재된 제2 유전막 패턴(120a)에 전하가 축적되는 제2 커패시터(D)가 형성된다. 도면에서 보이듯이, 이때, 제1 커패시터(D)와 제2 커패시터(C)는 병렬로 연결되어 있어서, 단위 면적당 커패시턴스가 종래의 프래너형(Planar Type) MIM 커패시터 보다 2배정도 증가된다.
도 5 내지 도 20은 도시된 도 2의 MIM 커패시터를 제조하기에 적합한 방법을 설명하기 위한 단면도들이다.
홀수 도면은 도 2의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이고, 짝수 도면은 도 2의 Ⅱ-Ⅱ' 선을 따라 자른 단면도들이다.
도 5 및 도 6을 참조하면, 소자들(도시하지 않음)이 형성된 반도체 기판(100) 상에 제1 절연막(104)을 형성한다. 그리고, 제1 절연막(104)을 관통하여 반도체 기판(100)의 정해진 소자에 전기적으로 접속하는 콘택 플러그(도시하지 않음)들을 형성한다.
그리고, 제1 절연막(104) 상에 도전막을 형성한다. 이후에, 상기 도전막 상에 사진공정을 이용하여 후속에 제1 커패시터(도시하지 않음)의 하부전극 역할을 하는 제1 도전막 패턴(108)을 형성한다. 제1 도전막 패턴(108)은 알루미늄, 불순물이 도핑된 다결정 실리콘, 금속 실리사이드 등의 물질을 증착시켜 형성한다. 이들은 단독 또는 혼합하여 사용할 수 있다. 이들 중에서 바람직한 제1 도전막 패턴(108)의 예로서는 알루미늄을 들 수 있다.
다음에, 도 7 및 도 8을 참조하면, 제1 도전막 패턴(108) 상에 제1 유전막(112), 제2 도전막(116), 및 제2 유전막(120)을 차례로 형성한다. 이 때, 제1 유전막(112) 및 제2 유전막(120)은 SiO2, SiN, SiON, AlO, TaO 등의 물질을 증착시켜 형성한다. 이들은 단독 또는 혼합하여 사용할 수 있다. 이들 중에서 바람직한 제1 유전막(112) 및 제2 유전막(120)의 예로서는 SiN을 들 수 있다. 그리고, 제2 도전막(116)은 TiN을 증착시켜 형성한다.
다음에, 도 9 및 도 10을 참조하면, 제2 유전막(120) 상에 사진 공정을 이용하여 포토레지스트 패턴(124)을 형성한다. 이어서, 포토레지스트 패턴(124)을 식각마스크로 이용하여 제2 유전막(120)을 습식 식각하여 제2 도전막(116)의 콘택 영역(B)을 노출시킨다.
다음에, 도 11 및 도 12를 참조하면, 포토레지스트 패턴(124)을 식각 마스크막으로 이용하여 제2 도전막(116) 및 제1 유전막(112)을 건식 식각하여 제1 도전막 패턴(108)의 콘택 영역(C)을 노출시킨다. 이어서, 포토레지스트 패턴(124)을 제거한다.
상술한 도 9 내지 도 12는 본 발명의 핵심으로, 1개의 포토레지스트 패턴(124)을 식각 마스크로 이용한 식각 방법으로 제2 도전막(116)의 콘택 영역(B)과 제1 도전막 패턴(108)의 콘택 영역(C)을 형성하기 때문에 종래 기술보다 1단계의 사진 공정을 줄여 제조비용을 절감할 수 있다.
다음에, 도 13 및 도 14를 참조하면, 상기 결과물이 형성된 제1 절연막(104) 상에 식각 방지막(128)을 형성한다. 식각 방지막(128)은 후속에 콘택 플러그를 형성한 때, 특히 후속에 제2 커패시터의 유전막으로 사용되는 제2 유전막 패턴(120a)과 식각 선택비가 높은 막을 선택한다.
다음에, 도 15 및 도 16을 참조하면, 식각 방지막(128) 상에 산화 실리콘 물질을 증착시켜 제2 절연막을 형성한다. 이후에 제2 절연막을 화학기계적연막 방법을 이용하여 평탄화 공정을 수행하여 제2 절연막 패턴(132)을 형성한다.
다음에, 도 17 및 도 18을 참조하면, 평탄화된 제2 절연막(132) 상에 사진 공정을 이용하여 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제2 절연막 패턴(132) 및 식각 방지막(128)을 식각하여 제1 내지 제3 개구부들(136a, 136b, 136c)을 형성한다.
제1 개구부(136a)는 제2 도전막 패턴(116a)의 콘택 영역의 표면이 노출되도록 형성된다. 제2 개구부(136b)는 제2 유전막 패턴(120a)의 표면이 노출되도록 형성된다. 제3 개구부(136c)는 제1 도전막 패턴(108)의 콘택 영역의 표면이 노출되도록 형성된다. 특히, 제2 개구부를 형성할 때 제2 유전막 패턴(120a)이 상기 건식 식각 조건에 의하여 손상(Damage)을 받지 않도록 한다.
이어서, 제1 내지 제3 개구부들(136a, 136b, 136c)을 완전하게 매립되도록 장벽막 및 도전막을 형성한다. 상기 장벽막은 Ti 및 TiN을 차례로 증착시켜 형성한다. 그리고, 도전막은 텅스텐, 알루미늄, 구리 등의 물질을 증착시켜 형성한다. 이들 중에서 바람직한 도전막의 예로서는 텅스텐을 들 수 있다.
이어서, 상기 도전막 및 상기 장벽막을 건식 식각된 제2 절연막 패턴(132a)의 표면이 노출될 때까지 화학기계적 연마방법을 이용하여 평탄화 공정을 수행한다.
이로써, 제2 절연막 패턴(132a)을 관통하여, 제2 도전막 패턴(116a)의 콘택 영역(B)에 전기적으로 접속하는 제1 콘택 플러그(148a), 제2 유전막 패턴(128a) 상에 제2 콘택 플러그(148b) 및 제1 도전막 패턴(108)의 콘택 영역(C)에 전기적으로 접속하는 제3 콘택 플러그(148c)를 동시에 형성한다. 제1 내지 제3 콘택 플러그(148a, 148b, 148c) 각각은 장벽막 패턴(140) 및 도전막 패턴(144)을 포함한다.
다음에, 도 19 및 도 20을 참조하면, 제1 내지 제3 콘택 플러그(148a, 148b, 148c)가 형성된 제2 절연막 패턴(132a) 상에 제3 도전막을 형성한다. 그리고, 상기 제3 도전막은 텅스텐, 알루미늄, 구리 등의 물질을 증착시켜 형성한다. 이들 중에서 바람직한 제3 도전막의 예로서는 알루미늄을 들 수 있다.
이어서, 상기 제3 도전막 상에 포토레지스트 패턴(도시하지 않음)을 형성하고, 그 후에 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 도전막을 식각한다.
상기 식각에 의하여 제1 콘택 플러그(148a)에 전기적으로 접속하는 제3 도전막 패턴(152a)과 제2 콘택 플러그(148b)와 상기 제3 콘택 플러그(148c)를 공통으로 연결하는 제4 도전막 패턴(152b)을 동시에 형성한다.
이러한 반도체 장치의 MIM 커패시터 제조방법은 도 9 내지 도 12에서 설명하였듯이, 1개의 포토레지스트 패턴(124)을 식각 마스크로 이용한 식각 방법으로 제2 도전막(116)의 콘택 영역(B)과 제1 도전막 패턴(108)의 콘택 영역(C)을 형성하기 때문에 종래 기술보다 1단계의 사진 공정을 줄여 제조비용을 절감할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 커패시터 제조방법은, 단위 면적당 커패시턴스를 증가시키는 스택형 MIM 커패시터를 제조할 수 있으며, 또한, 제1 도전막 패턴의 콘택 영역과 제2 도전막 패턴의 콘택 형성 영역을 1개의 포토레지스트 패턴을 식각 마스크로 이용하여 형성함으로 종래의 기술보다 1단계의 사진 공정을 줄여 제조비용을 절감할 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 제1 도전막 패턴이 형성된 반도체 기판 상에 제1 유전막, 제2 도전막, 및 제2 유전막을 차례로 형성하는 단계;
    상기 제2 유전막을 패터닝하여 상기 제2 도전막의 콘택 영역을 노출시키는 단계;
    상기 노출된 제2 도전막의 콘택 영역 및 제1 유전막을 패터닝하여 상기 제1 도전막 패턴의 콘택 영역을 노출시키는 단계;
    상기 결과물이 형성된 반도체 기판 상에 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴을 관통하여, 상기 패터닝된 제2 도전막의 콘택 영역에 접속하는 제1 콘택 플러그, 상기 제2 유전막 상에 제2 콘택 플러그 및 노출된 제1 도전막 패턴의 콘택 영역에 접속하는 제3 콘택 플러그를 동시에 형성하는 단계;
    상기 제1 콘택 플러그에 접속하는 제3 도전막 패턴과 제2 콘택 플러그와 상기 제3 콘택 플러그를 공통으로 연결하는 제4 도전막 패턴을 동시에 형성하는 단계 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 제2 절연막 패턴을 형성하는 단계 전에 식각 방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 제1 및 제2 유전막은 SiO2, SiN, SiON, AlO, TaO, 및 이들의 복합층으로 이루어진 군에서 선택되는 어느 하나를 증착하여 형성하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  4. 제1항에 있어서, 상기 제2 도전막은 TiN을 증착시켜 형성하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  5. 제1항에 있어서, 상기 제1 내지 제3 콘택 플러그는 장벽증 패턴 및 도전막 패턴을 형성하여 이루어진 것을 특징으로 하는 반도체 장치의 막 형성방법.
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* Cited by examiner, † Cited by third party
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KR100831254B1 (ko) * 2006-11-27 2008-05-22 동부일렉트로닉스 주식회사 반도체 소자의 엠아이엠 및 그 형성 방법

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