CN103208415A

CN103208415A - 电容及其形成方法

Info

Publication number: CN103208415A
Application number: CN2013100956627A
Authority: CN
Inventors: 莘海维
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-03-22
Filing date: 2013-03-22
Publication date: 2013-07-17
Anticipated expiration: 2033-03-22
Also published as: CN103208415B

Abstract

一种电容及其形成方法，其中，电容的形成方法包括：在衬底中形成第一沟槽；形成第一介质层，覆盖衬底和第一沟槽侧壁、底部；形成覆盖第一介质层的第一导电层、位于第一导电层侧壁的第一牺牲层；重复形成第一导电层和第一牺牲层的步骤，在第一介质层上依次形成多个第一导电层和第一牺牲层；去除高出半导体衬底上的最底层第一导电层表面的多个第一导电层部分、第一牺牲层部分；去除剩余的多个第一牺牲层部分，形成多个第二沟槽；形成第二介质层、位于第二介质层上的顶部导电层，覆盖中间导电层、填充多个第二沟槽。本发明形成的整个电容的电容量也较大，电容形成方法减少了所使用光刻掩模的数量，明显降低了生产成本。

Description

电容及其形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种电容的形成方法及电容。

背景技术

除了使用晶体管作为集成电路的有源器件之外，通常也使用电容做半导体器件内的无源器件。例如，在集成电路设计中，通常会使用大容量的电容作为去耦电容，去耦电容相当于电池，避免由于电流的突变而使电压下降。具体地，电容C=εS/d，电容量C正比于电容器极板的表面积S，则制造大容量的电容器需要较大的极板表面积。

虽然使用电容的集成电路设计和开发是常见的，但与其他有源器件一样，电容也受到在提高或保持器件性能水平的同时对缩小器件和结构尺寸的持续需要的影响。随着集成电路集成度升高，电容电极板表面积的增大也受到限制。为此，业界希望尽可能提高单位面积的电容量，即电容密度，来提高电容器的电容量。

因此，在现有技术中出现沟槽式多层电容结构，为在半导体衬底中大约为5至10微米深度形成多晶硅-介质层-多晶硅结构的沟槽式多层电容。形成沟槽式多层电容结构的方法，包括：参照图1，在半导体衬底10中形成相互隔开的多个沟槽12；参照图1和图2，沉积介质层13、覆盖介质层13的多晶硅层14，并重复沉积介质层13和多晶硅层14的步骤，直至填充满沟槽12停止，在沟槽12中形成多个介质层13和多个多晶硅层14，其中最底层的介质层13还覆盖半导体衬底10；参照图3，进行第一次图形化，形成暴露半导体衬底10表面的开口15，接着对每一个多晶硅层14进行一次图形化，形成暴露多晶硅层14表面的开口16，共形成多个开口16；参照3和图4，沉积层间介质层17，之后在层间介质层17中形成连接开口15的衬底10的插塞18、连通多个开口16底部的多个插塞19，还形成连接最顶层的多晶硅层14的插塞20，共形成多个插塞。其中，衬底10和每个多晶硅层14均可看作一个电极板，共形成多个电极板。而多个介质层13为相邻电极板之间的绝缘层，相邻两个电极板、相邻两个电极板之间的绝缘层可看作一个电容，共形成多个电容。使用该多个插塞将这些电极板并联连接起来，就可以形成一个沟槽式多层电容结构。该沟槽式多层电容结构存储电容的能力等于多个电极板的存储电容的能力之和，极大增加了整个电容结构存储电荷的能力，使得该电容结构电容量增加。并且沟槽式多层电容结构利用沟槽的侧壁面积也大大提高了电极板的表面积，根据电容与电极板的表面积成正比关系，该沟槽式多层电容结构的电容量大大增加。

但是，参照图4，在形成多个插塞，将电极板并联连接形成一个多层电容结构时，除了最顶层的多晶硅层不需要图形化外，包括半导体衬底在内的每个电极板均需要一次图形化。也就是说，多晶硅层的层数等于图形化的次数，层数越多，图形化的次数越多，而每一次图形化都要用到一次光刻工艺，这就增加了制造成本。

发明内容

本发明解决的问题是现有技术的沟槽式多层电容结构形成方法成本较高。

为解决上述问题，本发明提供一种电容的形成方法，包括：

提供半导体衬底，在所述半导体衬底中形成第一沟槽；

形成第一介质层，所述第一介质层覆盖所述半导体衬底和第一沟槽侧壁、底部；

形成覆盖所述第一介质层的第一导电层、位于所述第一沟槽中的第一导电层侧壁的第一牺牲层；

重复形成第一导电层和第一牺牲层的步骤，在所述第一介质层上依次形成多个第一导电层和多个第一牺牲层，至填充满第一沟槽为止；

去除高出所述半导体衬底上的最底层第一导电层表面的多个第一导电层部分、多个第一牺牲层部分，剩余的多个第一导电层部分和所述最底层第一导电层构成中间导电层；

去除剩余的多个第一牺牲层部分，形成多个第二沟槽；

形成第二介质层、位于所述第二介质层上的顶部导电层，所述第二介质层、顶部导电层覆盖所述中间导电层、填充所述多个第二沟槽。

可选的，在形成第一沟槽后，形成第一介质层前，对半导体衬底和第一沟槽侧壁、底部进行离子注入，形成阱区。

可选的，所述离子注入的类型为N型离子。

可选的，所述中间导电层、顶部导电层的材料均为掺杂多晶硅。

可选的，所述第一沟槽的深宽比范围为3：1～10：1。

可选的，形成覆盖所述第一介质层的第一导电层、位于所述第一沟槽中的第一导电层侧壁的第一牺牲层的方法，包括：

沉积导电材料、牺牲层材料，覆盖所述第一介质层，沉积后的导电材料为第一导电层；

回刻蚀去除所述半导体衬底上的牺牲层材料、第一沟槽底部的牺牲层材料，剩余第一沟槽侧壁的牺牲层材料为所述第一牺牲层。

可选的，所述第一牺牲层的材料为氧化硅。

可选的，去除剩余的多个第一牺牲层部分的方法为湿法刻蚀法。

可选的，所述湿法刻蚀法中使用的腐蚀剂为氢氟酸溶液。

可选的，去除高出所述半导体衬底上的最底层第一导电层表面的多个第一导电层部分、多个第一牺牲层部分的方法，包括化学机械研磨法或回刻蚀法。

可选的，还包括：

在形成第二介质层和顶部导电层后，图形化所述顶部导电层，形成暴露中间导电层的第一开口；

形成第一开口后，图形化所述顶部导电层、第二介质层、中间导电层、第一介质层，形成暴露半导体衬底的第二开口；

形成层间介质层，所述层间介质层覆盖顶部导电层、填充第一开口和第二开口；

在所述层间介质层中形成连接第一开口的中间导电层的第一通孔、连接第二开口的衬底的第二通孔、暴露部分顶部导电层的第三通孔；

在所述第一通孔、第二通孔和第三接通孔中填充导电物质，形成第一插塞、第二插塞和第三插塞。

可选的，在形成第二开口后，形成层间介质层之前，在第一开口侧壁、第二开口侧壁形成侧墙。

本发明还提供一种电容，包括：

位于半导体衬底中的第一沟槽；

位于所述衬底上和第一沟槽的底部、侧壁的第一介质层；

覆盖所述第一介质层的第一导电层；

位于所述第一沟槽中、在垂直于所述半导体衬底表面方向上、在所述第一介质层上依次排列的多个第一导电层，相邻的两个第一导电层侧壁之间为第二沟槽，共有多个第二沟槽，其中，所述第一沟槽中的多个第一导电层上表面均与衬底上的第一导电层上表面持平，所有第一导电层构成中间导电层；

位于所述中间导电层上表面和第二沟槽底部、侧壁的第二介质层；

覆盖所述第二介质层的顶部导电层，且顶部导电层填充满所述第二沟槽。

可选的，在所述衬底和第一沟槽侧壁、底部形成有阱区。

可选的，所述阱区为N阱区。

可选的，所述第一沟槽的深宽比范围为3：1～10：1。

可选的，还包括：

暴露中间导电层的第一开口；

暴露所述衬底的第二开口；

层间介质层，覆盖顶部导电层、填充第一开口和第二开口；

位于所述层间介质层中，连接所述第一开口的中间导电层的第一插塞；

位于所述层间介质层中，连接所述第二开口的衬底的第二插塞；

位于所述层间介质层中，连接所述顶部导电层的第三插塞。

可选的，还包括位于第一开口侧壁和第二开口侧壁的侧墙。

与现有技术相比，本发明具有以下优点：

本发明在半导体衬底中形成第一沟槽、覆盖半导体衬底和第一沟槽侧壁、底部的第一介质层后，在第一介质层上形成覆盖第一介质层的第一导电层、位于第一沟槽中的第一导电层侧壁的第一牺牲层。接着，重复形成第一导电层和第一牺牲层的步骤，在第一介质层上依次形成多个第一导电层和多个第一牺牲层，至填充满第一沟槽为止。紧接着，去除高出半导体衬底上的最底层第一导电层表面的多个第一导电层部分、多个第一牺牲层部分，定义剩余的多个第一导电层和最底层第一导电层构成中间导电层。之后，去除剩余的多个第一牺牲层部分，形成多个第二沟槽。最后，沉积第二介质层和顶部导电层，第二介质层、顶部导电层覆盖中间导电层、填充多个第二沟槽。其中，多个第一导电层的底部通过相互接触连接形成一个中间电极板，衬底为底部电极板，顶部导电层为顶部电极板。与现有技术的沟槽式多层电容结构的叠层电极板相比，本发明形成的第二沟槽侧壁也增加了中间电极板、顶部电极板的表面积，甚至还能获得更大的表面积。这样，在所有的电极板上可以聚集更多的电荷，整个电容的电容量也较大。最重要的是，本发明形成的电容仅具有三层电极板。在具体实施例中，在形成插塞，将三层电极板并联时，仅需要进行两次图形化：第一次图形化暴露中间电极板（即中间导电层）；第二次图形化暴露底部电极板（即衬底），共用到两次光刻工艺。与现有技术的沟槽式多层电容结构中每多一层电极板则需要多增加一次光刻工艺相比，本发明的电容形成方法减少了光刻工艺的次数，明显降低了生产成本。

附图说明

图1～图4是现有技术的沟槽式多层电容形成方法的剖面结构示意图；

图5是本发明具体实施例的电容形成方法的流程示意图；

图6～图16是本发明具体实施例的电容形成方法的剖面结构示意图。

具体实施方式

发明人经过创造性劳动，得到一种新的电容形成方法。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

参照图6，并结合参照图5，执行步骤S51，提供半导体衬底100，在半导体衬底100中形成第一沟槽101。在具体实施例中，在半导体衬底100中形成有多个第一沟槽101，该多个第一沟槽101之间为隔离结构隔开。

在具体实施例中，所述半导体衬底100的材料可以为单晶硅（Si）、单晶锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。半导体衬底100在本实施例中作为电容的底部电极板。

在具体实施中，形成第一沟槽101的方法，包括：在半导体衬底100上形成图形化的光刻胶层，定义第一沟槽的位置；以该图形化的光刻胶层为掩模，刻蚀半导体衬底100，形成第一沟槽101；去除图形化的光刻胶层。在具体实施例中，第一沟槽101的深度越深，第一沟槽101侧壁表面积也越大，这样也能增大最终形成电容的电容量。但受限于工艺条件，沟槽的深度也受到沟槽的宽度制约，因此在本实施例中，第一沟槽101的深宽比范围为3：1～10：1，并包括两端点3：1和10：1，可以获得比较合适的第一沟槽101深度。

在具体实施例中，在形成第一沟槽101后，紧接着对第一沟槽101的侧壁、底部和半导体衬底100进行N+离子注入，在半导体衬底100表面下和第一沟槽101侧壁、底部表面下形成N阱区102。N阱区102的作用是当电容电压在0～V_dd（工作电压）之间的某个正向范围变化时，作为底部电极板的半导体衬底100与中间电极板之间的MOS电容始终工作于积累区，保证MOS电容的电容值在电容电压变化范围内保持恒定。其中，用于N阱注入的离子一般包括磷、砷等五价元素。在其他实施例中，当电容值变化的影响可忽略时，也可不形成N阱区。

参照图7，并结合参照图5，执行步骤S52，形成第一介质层103，覆盖半导体衬底100和第一沟槽101侧壁、底部。在具体实施例中，在半导体衬底100中形成有N阱区102时，第一介质层103覆盖N阱区102。

在具体实施例中，形成第一介质层103的方法为化学气相沉积。在其他实施例中，也可具体选择其他方法。第一介质层103将电容的待形成的中间电极板与底部电极板隔开。第一介质层103的材料可选择氧化硅（SiO₂）、氮化硅（Si₃N₄），氧化铪（HfO₂）或氧化钽（Ta₂O₅）等绝缘材料。

参照图8，并结合参照图5，执行步骤S53，形成覆盖第一介质层103的第一导电层104、位于第一沟槽101中的第一导电层104侧壁的第一牺牲层105。其中，第一导电层104为电容的中间电极板的一部分。通常，第一导电层104作为电容的电极板的一部分，通常使用的材料为掺杂多晶硅。掺杂多晶硅能提供较好的导电性能，且电阻较小。若其他材料也可满足本发明的要求，也是可行的，但只要使用本发明的技术方案，均在本发明的保护范围之内。

在具体实施例中，形成第一导电层104、第一牺牲层105的方法，包括：沉积导电材料、牺牲层材料，覆盖第一介质层103，该导电材料即为第一导电层104；接着，使用回刻蚀工艺，去除半导体衬底100上的牺牲层材料、第一沟槽101（参照图6）底部的牺牲层材料，剩余第一沟槽101中的第一导电层104侧壁的牺牲层材料，为第一牺牲层105。第一牺牲层105的材料一般选择氧化硅，当然在其他实施例中也可选择其他熟知的材料，不再赘述。

参照图9，并结合参照图5，执行步骤S54，重复形成第一导电层104和第一牺牲层105的步骤，在第一介质层103上依次形成多个第一导电层和多个第一牺牲层，至填充满第一沟槽101（参照图6）。在本实施例中，多个第一导电层包括最底层第一导电层即第一导电层104、位于第一导电层104上的第一导电层141、位于第一导电层141上的第一导电层142、位于第一导电层142上的第一导电层143、位于第一导电层143上的第一导电层144、位于第一导电层144上的最后一层第一导电层145。多个第一牺牲层包括第一牺牲层105、位于第一导电层141侧壁的第一牺牲层151、位于第一导电层142侧壁的第一牺牲层152、位于第一导电层143侧壁的第一牺牲层153、位于第一导电层144侧壁的第一牺牲层154。其中，该多个第一导电层的底部是接触连接的。

但是，在具体实施例中，第一导电层的层数、第一牺牲层的层数不受本实施例的层数限制，根据需要可增加可减少。另外，本实施例填充满第一沟槽101的最后一层为第一导电层145，在其他实施例中，最后一层也可为第一牺牲层，这不构成本发明保护范围的限制。

参照图9和图10，并结合参照图5，执行步骤S55，去除高出半导体衬底100上的第一导电层104表面的多个第一导电层部分、多个第一牺牲层部分，剩余的多个第一导电层部分和最底层的第一导电层104构成中间导电层204，其中，剩余的每个第一牺牲层定义一个第二沟槽。在本实施例中，也就是，去除高出半导体衬底100上的第一导电层104表面的第一导电层141部分、第一导电层142部分、第一导电层143部分、第一导电层144部分、第一导电层层145部分，对应形成剩余第一导电层141'、剩余第一导电层142'、剩余第一导电层143'、剩余第一导电层144'、剩余第一导电层145'，剩余第一导电层141'、剩余第一导电层142'、剩余第一导电层143'、剩余第一导电层144'、剩余第一导电层145'与第一导电层104共同构成中间导电层204；去除第一牺牲层151部分、第一牺牲层152部分、第一牺牲层153部分、第一牺牲层154部分，对应形成剩余第一牺牲层151'、剩余第一牺牲层152'、剩余第一牺牲层153'、剩余第一牺牲层154'。其中，在具体实施例中，第一导电层104、第一牺牲层105表面的一少部分也会被去除，以保证最后形成的多个剩余第一牺牲层、中间导电层表面齐整、平坦。在具体实施例中，使用化学机械研磨或回刻蚀工艺，去除高出半导体衬底100上的第一导电层104表面的多个第一导电层部分、多个第一牺牲层部分。执行步骤S55的目的是形成暴露的多个第一牺牲层，为形成第二沟槽并进而在第三沟槽中形成顶部导电层做准备，而最终形成的中间导电层204作为中间电极板。

参照图10和图11，并结合参照图5，执行步骤S56，去除剩余的多个第一牺牲层，形成相互隔开的多个第二沟槽。在本实施例中，也就是，去除第一牺牲层105形成第二沟槽106，去除剩余第一牺牲层151'对应形成第二沟槽161，去除剩余第一牺牲层152'对应形成第二沟槽162，去除剩余第一牺牲层153'对应形成第二沟槽163，去除剩余第一牺牲层154'对应形成第二沟槽164。

在具体实施例中，去除该剩余的多个第一牺牲层的方法可以选择湿法刻蚀法。在湿法刻蚀过程中，该剩余的多个第一牺牲层相比于其他结构具有较高的刻蚀选择比，可以更彻底去除剩余的多个第一牺牲层，且不会损伤其他结构。在湿法刻蚀过程，可选的腐蚀剂为氢氟酸溶液。

正如前文所述，多个第一牺牲层定义了多个第二沟槽的位置，而在去除多个第一牺牲层形成多个第二沟槽后，多个第一导电层构成的中间导电层204形成

形。多个第二沟槽的侧壁相对增大了中间电极板的表面积，进一步增强了在中间电极板上聚集电荷的能力，进而增大了电容的电容量。

参照图11和图12，并结合参照图5，执行步骤S57，形成第二介质层107、位于第二介质层107上的顶部导电层108，第二介质层107、顶部导电层108覆盖中间导电层204、填充多个第二沟槽。在本实施例中，也就是填充第二沟槽106、第二沟槽161、第二沟槽162、第二沟槽163、第二沟槽164。其中，顶部导电层108为形，与中间导电层204的

形可以视作相对扣合。顶部导电层108作为电容的顶部电极板，第二介质层107将电容的中间电极板与顶部电极板隔开。

在具体实施例中，形成第二介质层107、顶部导电层108的方法为化学气相沉积。与第一介质层103的材料选择范围相同，第二介质层107的材料包括氧化硅、氮化硅，氧化铪或氧化钽等绝缘材料。

通过执行图5所示的步骤，多个第一导电层的底部通过接触连接形成一个中间电极板，衬底为底部电极板，顶部导电层为顶部电极板。与现有技术的沟槽式多层电容结构的叠层电极板相比，本发明形成的第二沟槽侧壁也增加了中间电极板表面积，甚至还能获得更大的表面积。这样，在电容的电极板上可以聚集更多的电荷，整个电容的电容量也较大。

在具体实施例中，参照图12～图16，在形成中间导电层204、顶部导电层108后，形成插塞将衬底100、中间导电层204、顶部导电层108并联起来，形成一个完整的电容结构。形成插塞的方法，包括：首先，参照图12和图13，图形化顶部导电层108，形成暴露中间导电层204的第一开口109；形成第一开口109后，再图形化顶部导电层108、第二介质层107、中间导电层204、第一介质层103，形成暴露衬底100表面的第二开口191，需要说明的是，第一开口109和第二开口191的形成顺序是可以颠倒的，不受本实施例的限制；参照图13和图14，形成层间介质层110，覆盖顶部导电层108、填充第一开口109和第二开口191；接着，参照图13、图14和图15，在层间介质层110中形成连接第一开口109的第一通孔111、连接第二开口191的第二通孔112、暴露部分顶部导电层108表面的第三通孔113，其中，值得注意的是，第一通孔111周围、第二通孔112周围和第三通孔123周围均为层间介质层110部分，目的是避免各个电极板之间短路；参照图15和图16，在第一通孔111、第二通孔112和第三通孔113中填充导电物质，形成第一插塞121、第二插塞122和第三插塞123，其中，第一插塞121连接中间导电层204，第二插塞122连接衬底100，第三插塞123连接顶部导电层108。可选的，导电物质包括钨、铝或铜。

在具体实施中，在形成层间介质层110前，可以在第一开口109侧壁、第二开口191侧壁形成侧墙（未示出）。该侧墙起到隔离作用，可以避免作为底部电极板的衬底100、作为中间电极板的中间导电层204、作为顶部电极板的顶部导电层108之间发生短路。

可选的，在形成层间介质层110之前，在第一开口109和第二开口191的掺杂区上形成金属硅化物，第一插塞121与衬底100之间、第二插塞122与中间导电层204之间、第三插塞123与顶部导电层108之间通过金属硅化物形成良好的欧姆接触。

本发明形成的电容仅具有三层电极板，包括作为底部电极板的衬底100、作为中间电极板的中间导电层204、作为顶部电极板的顶部导电层108。在具体实施例的形成插塞，将该三层电极板并联连接形成完整电容结构时，仅需要进行三次图形化：第一次图形化形成第一插塞121，第二次图形化形成第二插塞122，第三次图形化形成第三插塞123。之后，通过三个插塞分别将三个电极板并联连接，形成一个完整电容。与现有沟槽式多层电容结构中每多一层电极板则需要多增加一层光刻工艺相比，本发明的电容形成方法减少了使用光刻工艺的次数，明显降低了生产成本。

参照图16，本发明还提供一种电容，包括：

位于半导体衬底100中的第一沟槽101（参照图6）；

位于衬底100上和第一沟槽101（参照图7）的底部、侧壁的第一介质层103；

覆盖第一介质层103的第一导电层104；

位于第一沟槽101（参照图7）中、在垂直于半导体衬底100表面方向上、在第一介质层103上依次排列的多个第一导电层，相邻的两个第一导电层侧壁之间为第二沟槽（参照图11），共有多个第二沟槽，并填充满第一沟槽101，其中，多个第一导电层上表面与衬底上的最底层第一导电层上表面持平，所有第一导电层接触连接构成中间导电层204。在本实施例中，结合参照图11，多个第一导电层包括第一导电层104、第一导电层141'、第一导电层142'、第一导电层143'、第一导电层144'、第一导电层145'，多个第二沟槽包括第二沟槽106、第二沟槽161、第二沟槽162、第二沟槽163、第二沟槽164；

位于所述中间导电层204上表面和多个第二沟槽底部、侧壁的第二介质层107；

顶部导电层108，覆盖第二介质层107、填充满多个第二沟槽。

在具体实施例中，第一导电层的层数、第一牺牲层的层数不受本实施例的层数限制，根据需要可增加可减少。

在具体实施例中，在衬底100和第一沟槽101（参照图6）侧壁、底部形成有阱区102（参照图2）。在具体实施例中，该阱区102掺杂的杂质为N型离子，阱区102为N阱区。

在具体实施例中，第一沟槽101（参照图6）的深宽比范围为3：1～10：1，包括两个端点3：1、10：1。

在具体实施例中，结合参照图13、图16，电容还包括：

暴露中间导电层204的第一开口109；

暴露衬底100的第二开口191；

层间介质层110，覆盖顶部导电层108、填充第一开口109和第二开口191；

结合参照图14，位于层间介质层110中，连接第二开口191的衬底100的第二插塞122；

结合参照图14，位于层间介质层110中，连接所述顶部导电层108的第三插塞123。之后，第一插塞121、第二插塞122和第三插塞123将作为底部电极板的衬底100、作为中间电极板的中间导电层204和顶部导电层108并联连接起来，形成一个完整的电容结构。

在具体实施例中，第一插塞121、第二插塞122和第三插塞123的材料包括常用的钨、铝或铜。

在具体实施例中，结合参照图14和图16，电容还包括位于第一开口109侧壁和第二开口191侧壁的侧墙（未示出），该侧墙用于隔离各个电极板，避免电极板之间发生短路。

在具体实施例中，在顶部导电层108、第一开口109和第二开口191的掺杂区上有金属硅化物层，第一插塞121与衬底100之间、第二插塞122与中间导电层204之间、第三插塞123与顶部导电层108之间通过金属硅化物形成良好的欧姆接触。

在具体实施例中，第一介质层103和第二介质层107的材料包括氧化硅、氮化硅、氧化铪或氧化钽等绝缘材料。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种电容的形成方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底中形成第一沟槽；

去除剩余的多个第一牺牲层部分，形成多个第二沟槽；

2.如权利要求1所述的形成方法，其特征在于，在形成第一沟槽后，形成第一介质层前，对半导体衬底和第一沟槽侧壁、底部进行离子注入，形成阱区。

3.如权利要求2所述的形成方法，其特征在于，所述离子注入的类型为N型离子。

4.如权利要求1所述的形成方法，其特征在于，所述中间导电层、顶部导电层的材料均为掺杂多晶硅。

5.如权利要求1所述的形成方法，其特征在于，所述第一沟槽的深宽比范围为3：1～10：1。

6.如权利要求1所述的形成方法，其特征在于，形成覆盖所述第一介质层的第一导电层、位于所述第一沟槽中的第一导电层侧壁的第一牺牲层的方法，包括：

7.如权利要求1所述的形成方法，其特征在于，所述第一牺牲层的材料为氧化硅。

8.如权利要求1所述的形成方法，其特征在于，去除剩余的多个第一牺牲层部分的方法为湿法刻蚀法。

9.如权利要求8所述的形成方法，其特征在于，所述湿法刻蚀法中使用的腐蚀剂为氢氟酸溶液。

10.如权利要求1所述的形成方法，其特征在于，去除高出所述半导体衬底上的最底层第一导电层表面的多个第一导电层部分、多个第一牺牲层部分的方法，包括化学机械研磨法或回刻蚀法。

11.如权利要求1所述的形成方法，其特征在于，还包括：

12.如权利要求11所述的形成方法，其特征在于，在形成第二开口后，形成层间介质层之前，在第一开口侧壁、第二开口侧壁形成侧墙。

13.一种电容，其特征在于，包括：

位于半导体衬底中的第一沟槽；

位于所述衬底上和第一沟槽的底部、侧壁的第一介质层；

覆盖所述第一介质层的第一导电层；

14.如权利要求13所述的电容，其特征在于，在所述衬底和第一沟槽侧壁、底部形成有阱区。

15.如权利要求14所述的电容，其特征在于，所述阱区为N阱区。

16.如权利要求13所述的电容，其特征在于，所述中间导电层、顶部导电层的材料均为掺杂多晶硅。

17.如权利要求13所述的电容，其特征在于，所述第一沟槽的深宽比范围为3：1～10：1。

18.如权利要求13所述的电容，其特征在于，还包括：

暴露中间导电层的第一开口；

暴露所述衬底的第二开口；

层间介质层，覆盖顶部导电层、填充第一开口和第二开口；

位于所述层间介质层中，连接所述顶部导电层的第三插塞。

19.如权利要求18所述的电容，其特征在于，还包括位于第一开口侧壁和第二开口侧壁的侧墙。