CN116072678A - 半导体器件 - Google Patents

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CN116072678A
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CN
China
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region
layer
spacers
gate
fin
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徐东灿
朴起宽
金东宇
申东石
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

本发明公开了一种半导体器件，该半导体器件包括：包括第一区和第二区的衬底；鳍型有源区域，其在第一区和第二区的每个中在远离衬底的第一方向上延伸；平行于鳍型有源区域的上表面延伸并与鳍型有源区域的上表面间隔开的多个纳米片；栅极，其在交叉第一方向的第二方向上在鳍型有源区域之上延伸；栅极电介质层，其被插置在栅极与每个纳米片之间；第一区中包括的第一源极和漏极区以及第二区中包括的第二源极和漏极区；以及绝缘间隔物，其被插置在鳍型有源区域与纳米片之间，其中空气间隔物被插置在绝缘间隔物与第一源极和漏极区之间。

Description

半导体器件
本申请是申请日为2017年6月20日、申请号为201710469526.8、发明名称为“半导体器件”的专利申请的分案申请。
技术领域
实施方式涉及半导体器件，且更具体地，涉及包括多栅金属-氧化物-半导体场效应晶体管(MOSFET)的半导体器件。
背景技术
随着半导体器件的集成度增加，半导体器件在尺寸上减小至极限状态，并且按比例缩小限制正被推动。
发明内容
实施方式针对一种半导体器件，该半导体器件包括：包括第一区和第二区的衬底；鳍型有源区域，其在远离衬底的第一方向上延伸，鳍型有源区域被包括在第一区和第二区的每个中；平行于鳍型有源区域的上表面延伸并与鳍型有源区域的上表面间隔开的多个纳米片，每个纳米片具有沟道区；栅极，其在交叉第一方向的第二方向上在鳍型有源区域之上延伸，其中栅极围绕每个纳米片的至少一部分；栅极电介质层，其被插置在纳米片与栅极之间；第一区中包括的第一源极和漏极区以及第二区中包括的第二源极和漏极区，第一源极和漏极区和第二源极和漏极区连接到纳米片并分别包括彼此不同的材料；以及绝缘间隔物，其被插置在鳍型有源区域与纳米片之间，其中在第一区中空气间隔物被插置在绝缘间隔物与第一源极和漏极区之间。
实施方式还针对一种半导体器件，该半导体器件包括：衬底，其包括在第一区和第二区的每个中的有源区域；面对有源区域的上表面并与有源区域的上表面间隔开的至少一个纳米片堆叠结构，所述至少一个纳米片堆叠结构包括每个具有沟道区的多个纳米片；栅极，其在交叉有源区域的方向上在有源区域之上延伸并覆盖所述至少一个纳米片堆叠结构，其中栅极包括设置在所述至少一个纳米片堆叠结构之上的主栅极部分和设置在所述多个纳米片的每个下方的多个子栅极部分；栅极电介质层，其被插置在所述至少一个纳米片堆叠结构与栅极之间；第一区中包括的第一源极和漏极区和第二区中包括的第二源极和漏极区，第一源极和漏极区和第二源极和漏极区连接到纳米片；第一绝缘间隔物，其设置在所述多个纳米片上，第一绝缘间隔物覆盖栅极的侧壁；以及多个第二绝缘间隔物，所述多个第二绝缘间隔物在第一区中在有源区域的上表面与所述至少一个纳米片堆叠结构之间的空间中和在所述多个纳米片之间的空间中被插置在子栅极部分与第一源极和漏极区之间，并且在第二区中在有源区域的上表面与所述至少一个纳米片堆叠结构之间的空间中和在所述多个纳米片之间的空间中被插置在子栅极部分与第二源极和漏极区之间，其中在第一区中，空气间隔物被插置在第二绝缘间隔物与第一源极和漏极区之间，在第二区中，第二绝缘间隔物接触第二源极和漏极区。
实施方式还针对一种半导体器件，该半导体器件包括：衬底，其包括彼此相邻的第一区和第二区；第一区中的第一纳米片堆叠结构和第二区中的第二纳米片堆叠结构，第一纳米片堆叠结构和第二纳米片堆叠结构每个包括彼此共面的最下面的纳米片、在最下面的纳米片上的金属或金属氮化物导电层、以及在导电层上的第二纳米片，第二纳米片具有比导电层的宽度大的宽度使得第二纳米片在导电层之上突出以形成凹陷；第一源极和漏极区，其设置在第一纳米片堆叠结构的相反两侧上；第二源极和漏极区，其设置在第二纳米片堆叠结构的相反两侧上；绝缘间隔物，其设置在第一纳米片堆叠结构的凹陷和第二纳米片堆叠结构的凹陷中，第二纳米片堆叠结构的凹陷中的绝缘间隔物接触第二源极和漏极区，第一纳米片堆叠结构的凹陷中的绝缘间隔物通过气隙与第一源极和漏极区隔开。
附图说明
通过参照附图详细描述示例实施方式，特征对本领域技术人员将变得明显，附图中：
图1至23示出描述根据示例实施方式的基于工艺顺序制造半导体器件的方法的剖视图；
图24A至24Q示出在根据示例实施方式的半导体器件中可采用的各种空气间隔物的构造的剖视图；
图25A至25C示出用于描述根据示例实施方式的半导体器件的视图；
图26和27A示出用于描述根据示例实施方式的半导体器件和制造其的方法的剖视图，图27B示出在半导体器件中可采用的空气间隔物的构造的放大剖视图；以及
图28示出根据示例实施方式的电子器件的框图。
具体实施方式
现在将在下文中参照附图更充分地描述示例实施方式；然而，它们可以以不同的形式体现，并且不应被解释为限于在此阐述的实施方式。更确切地，这些实施方式被提供为使得本公开将是彻底的和完整的，并将向本领域技术人员充分传达示例实施方案。在附图中，为了例示的清楚，层和区域的尺寸可能被夸大。相同的附图标记始终表示相同的元件。
图1至23是描述根据示例实施方式的基于工艺顺序制造半导体器件的方法的剖视图。更详细地，图1、图2A、图3A、图4A、图5A、图6A、图7A、图8至14、以及图16至23是与沿图25A的线P-P'和线N-N'截取的剖面对应的部分的各自的剖面图。图2B、图3B、图4B、图5B、图6B和图7B是与沿图25A的线Y-Y'截取的剖面对应的部分的剖视图。图15A至15E是与图14的区域P1对应的部分的放大剖视图。
参照图1，多个牺牲半导体层106S和多个纳米片半导体层NS可以交替地堆叠在包括第一区R1和第二区R2的衬底102上。在一些实施方式中，互补金属氧化物硅(CMOS)器件可以通过在衬底102的第一区R1中形成p沟道金属氧化物半导体(PMOS)晶体管以及通过在衬底102的第二区R2中形成n沟道金属氧化物半导体(NMOS)而形成，但不限于此。
衬底102可以包括诸如硅(Si)和锗(Ge)的半导体，或诸如硅-锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)和铟磷化物(InP)的化合物半导体。在一些实施方式中，衬底102可以包括III-V族材料和IV族材料中的至少一种。III-V族材料可以包括包含至少一种III族元素和至少一种V族元素的二元、三元或四元化合物。III-V族材料可以是包括作为III族元素的铟(In)、镓(Ga)和铝(Al)中的至少一种元素和作为V族元素的砷(As)、磷(P)和锑(Sb)中的至少一种元素的化合物。例如，III-V族材料可以选自InP、InzGa1-zAs(0≤z≤1)和AlzGa1-zAs(0≤z≤1)。二元化合物可以是例如InP、GaAs、InAs、铟锑化物(InSb)和镓锑化物(GaSb)中的一种。三元化合物可以是InGaP、InGaAs、铝-铟-砷化物(AlInAs)、InGaSb、GaAsSb和GaAsP中的一种。IV族材料可以是Si或Ge。然而，示例实施方式不限于III-V族材料和IV族材料的上述示例。III-V族材料和诸如Ge的IV族材料可以用作用于形成具有低功耗和高运行速度的晶体管的沟道材料。高性能CMOS可以通过使用包括具有比Si衬底的电子迁移率更高的电子迁移率的例如GaAs的III-V族材料的半导体衬底、以及具有有比Si衬底的空穴迁移率更高的空穴迁移率的例如Ge的半导体材料的半导体衬底而被制造。在一些实施方式中，当NMOS晶体管形成在衬底102上时，衬底102可以包括以上说明的III-V族材料中的一种。在一些另外的实施方式中，当PMOS晶体管形成在衬底102上时，衬底102的至少一部分可以包括Ge。在另外的实施方式中，衬底102可以具有绝缘体上硅(SOI)结构。衬底102可以包括导电区域，例如用杂质掺杂的阱或用杂质掺杂的结构。
牺牲半导体层106S和纳米片半导体层NS可以分别包括不同的半导体材料。在一些实施方式中，纳米片半导体层NS可以包括单一材料。在一些实施方式中，纳米片半导体层NS可以由与衬底102的材料相同的材料形成。
在一些实施方式中，牺牲半导体层106S可以包括SiGe，纳米片半导体层NS可以包括Si，但本发明构思不限于此。
在所述多个牺牲半导体层106S当中最靠近衬底102的牺牲半导体层106S的厚度可以大于其它牺牲半导体层106S的厚度，但不限于此。例如，牺牲半导体层106S可以包括相同的厚度。
参照图2A和2B，掩模图案MP可以在第一区R1和第二区R2的每个中形成在牺牲半导体层106S和纳米片半导体层NS的堆叠结构上。掩模图案MP可以包括在一个方向(X方向)上彼此平行地延伸的多个线图案。
掩模图案MP可以包括垫氧化物层图案512和硬掩模图案514。硬掩模图案514可以包括硅氮化物(SiN)、多晶硅、硬掩模上旋涂(SOH)材料或其组合，但不限于此。在一些实施方式中，SOH材料可以包括具有相对于SOH材料或其衍生物的总重量在从约85wt％到约99wt％的相对高的碳含量的碳氢化合物。
参照图3A和3B，牺牲半导体层106S和纳米片半导体层NS的堆叠结构可以通过使用掩模图案MP作为蚀刻掩模而被蚀刻，多个第一沟槽T1可以通过蚀刻衬底102的一部分而形成。结果，由所述多个第一沟槽T1限定的多个鳍型有源区域FA可以被形成。
在鳍型有源区域FA形成之后，牺牲半导体层106S和纳米片半导体层NS的堆叠结构可以保留在鳍型有源区域FA上。
参照图4A和4B，浅沟槽隔离(STI)层114可以形成在第一沟槽T1中。STI层114可以包括共形地覆盖第一沟槽T1的内壁的绝缘衬垫114A以及填充绝缘衬垫114A上的第一沟槽T1的间隙填充绝缘层114B。
覆盖第一沟槽T1的内壁的绝缘衬垫114A可以包括氧化物层、SiN、硅氧氮化物(SiON)、硅硼氮化物(SiBN)、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、硅氧碳化物(SiOC)、二氧化硅(SiO2)、多晶硅或其组合。在一些实施方式中，绝缘衬垫114A可以具有在从约
Figure BDA0004079431490000051
到约
Figure BDA0004079431490000052
的范围的厚度。
在一些实施方式中，间隙填充绝缘层114B可以包括氧化物层。在一些实施方式中，间隙填充绝缘层114B可以包括通过沉积工艺或涂覆工艺形成的氧化物层。在一些实施方式中，间隙填充绝缘层114B可以包括通过可流动化学气相沉积(FCVD)工艺或旋涂工艺形成的氧化物层。例如，间隙填充绝缘层114B可以包括氟硅酸盐玻璃(FSG)、无掺杂的硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动的氧化物(FOX)、等离子体增强四乙基原硅酸盐(PE-TEOS)或东燃硅氮烷(TOSZ，tonen silazene)，但不限于此。
参照图5A和5B，分别在第一区R1和第二区R2中限定第一器件区域DR-P和第二器件区域DR-N(见图25A)的第二沟槽T2(见图5B)可以通过从由所述多个鳍型有源区域FA和STI层114形成的所得物蚀刻局部结构而形成，器件隔离层116可以形成在第二沟槽T2中。
填充在第二沟槽T2中的器件隔离层116可以包括氧化物层、氮化物层或其组合。在一些实施方式中，器件隔离层116和间隙填充绝缘层114B可以包括相同的材料。
参照图6A和6B，留在牺牲半导体层106S和纳米片半导体层NS的堆叠结构上的掩模图案MP可以被去除，并且凹陷工艺可以被执行以去除STI层114和器件隔离层116的等于其部分厚度的上部分。
可以对STI层114和器件隔离层116的每个的上表面执行凹陷工艺以与鳍型有源区域FA的上表面104的水平相似或近似相同。结果，存在于鳍型有源区域FA上的牺牲半导体层106S和纳米片半导体层NS的堆叠结构的侧壁可以被暴露。
干蚀刻、湿蚀刻、或干蚀刻和湿蚀刻的组合可以用于执行凹陷工艺。
在一些实施方式中，在掩模图案MP被去除之后，在凹陷工艺被执行以去除STI层114和器件隔离层116的上部分之前，可以对纳米片半导体层NS和鳍型有源区域FA的上部分执行用于注入杂质离子来调节阈值电压的杂质离子注入工艺。在一些实施方式中，在用于注入杂质离子来调节阈值电压的杂质离子注入期间，磷(P)或砷(As)离子可以作为杂质被注入到第一区R1中，硼(B)离子可以作为杂质被注入到第二区R2中。
参照图7A和7B，跨越鳍型有源区域FA延伸的多个虚设栅极结构DGS可以在第一区R1和第二区R2的每个中形成鳍型有源区域FA上。
虚设栅极结构DGS可以具有氧化物层D152、虚设栅极层D154和盖层D156顺序地堆叠在其中的结构。在形成虚设栅极结构DGS的一示例中，氧化物层D152、虚设栅极层D154和盖层D156可以被顺序地形成以分别覆盖STI层114的上表面、器件隔离层116的上表面、以及覆盖鳍型有源区域FA的牺牲半导体层106S和纳米片半导体层NS的堆叠结构的暴露表面，然后被图案化，因而氧化物层D152、虚设栅极层D154和盖层D156可以仅保持在必要之处。虚设栅极结构DGS可以形成为具有与图25A中所示的栅极150的平面形状对应的平面形状。
在一些实施方式中，虚设栅极层D154可以包括多晶硅，盖层D156可以包括硅氮化物层，但本发明构思不限于此。
参照图8，绝缘衬垫134可以被形成以覆盖虚设栅极结构DGS的暴露表面、牺牲半导体层106S和纳米片半导体层NS的堆叠结构的暴露表面、以及STI层114和器件隔离层116的每个的上表面。在一些实施方式中，绝缘衬垫134可以包括硅氮化物层。
在一些实施方式中，在绝缘衬垫134形成之后，晕圈注入区可以通过在纳米片半导体层NS中注入杂质离子而形成在纳米片半导体层NS中。为了形成晕圈注入区，P或As离子可以作为杂质被注入到第一区R1中，B离子可以作为杂质被注入到第二区R2中。
参照图9，覆盖虚设栅极结构DGS的相反侧壁的第一绝缘间隔物136可以被形成，牺牲半导体层106S和纳米片半导体层NS的堆叠结构的一部分可以通过经由使用虚设栅极结构DGS和第一绝缘间隔物136作为蚀刻掩模的蚀刻被去除，包括多个纳米片N1、N2和N3的多个纳米片堆叠结构NSS可以由纳米片半导体层NS形成。
为了形成第一绝缘间隔物136，在包括硅氮化物层的间隔物层形成在图8的其中形成绝缘衬垫134的所得物上之后，第一绝缘间隔物136可以通过再次回蚀刻间隔物层而留下。
当牺牲半导体层106S和纳米片半导体层NS的堆叠结构被蚀刻时，蚀刻工艺可以通过使用其中为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S被暴露的点作为蚀刻终点而执行。因此，在纳米片堆叠结构NSS形成之后，覆盖鳍型有源区域FA的牺牲半导体层106S可以在纳米片堆叠结构NSS之间暴露。在纳米片堆叠结构NSS形成之后，牺牲半导体层106S可以留在鳍型有源区域FA与纳米片堆叠结构NSS之间以及纳米片N1、N2和N3之间。
图9示出纳米片堆叠结构NSS和其间的牺牲半导体层106S的两个侧表面垂直于衬底102的主表面(例如，上表面)，但本发明构思不限于此。它将参照图24A至24Q被详细描述。
参照图10，各向同性蚀刻工艺可以用于通过去除牺牲半导体层106S的在纳米片堆叠结构NSS的每个的两侧暴露的一些而在纳米片N1、N2和N3之间形成凹陷区域106R。
图10示出牺牲半导体层106S的在凹陷区域106R处暴露的两个侧表面垂直于衬底102的主表面，但本发明构思不限于此。这将参照图24A至24Q被详细描述。
在凹陷区域106R的形成期间，覆盖鳍型有源区域FA的最下面的牺牲半导体层106S的暴露部分的上表面的在纳米片堆叠结构NSS之间的部分可以被去除。
在一些实施方式中，用于形成凹陷区域106R的各向同性蚀刻工艺可以通过利用牺牲半导体层106S与纳米片堆叠结构NSS之间的蚀刻选择性方面的差异的湿蚀刻工艺而被执行。
为了形成凹陷区域106R，牺牲半导体层106S的部分(其在部分地去除牺牲半导体层106S之后保留)在水平方向上的宽度可以与虚设栅极层D154在水平方向上的宽度相似。例如，凹陷区域106R在水平方向上的宽度可以与绝缘衬垫134和第一绝缘间隔物136的每个在水平方向上的宽度之和相似。在一些实施方式中，牺牲半导体层106S(其在牺牲半导体层106S的一部分被去除之后保留)在水平方向上的宽度可以大于虚设栅极层D154在水平方向上的宽度。在一些实施方式中，牺牲半导体层106S(其在牺牲半导体层106S的一部分被去除之后保留)在水平方向上的宽度可以小于虚设栅极层D154在水平方向上的宽度。
参照图11，包括填充形成在纳米片N1、N2和N3之间的凹陷区域106R(见图10)的第二绝缘间隔物140的绝缘结构140L可以被形成。在一些实施方式中，绝缘结构140L可以包括硅氮化物层。在一些实施方式中，绝缘结构140L可以包括多个绝缘层。
参照图12，当去除绝缘结构140L在凹陷区域106R(见图10)外部的部分(见图11)时，填充凹陷区域106R的第二绝缘间隔物140可以保留。
第二绝缘间隔物140在水平方向上的宽度可以与绝缘衬垫134和第一绝缘间隔物136的每个在水平方向上的宽度之和类似。在一些实施方式中，第二绝缘间隔物140在水平方向上的宽度可以小于或大于绝缘衬垫134和第一绝缘间隔物136的每个在水平方向上的宽度之和。
图12示出第二绝缘间隔物140的至少一个侧表面垂直于衬底102的主表面，但本发明构思不限于此。这将参照图24A至24Q被详细描述。
在去除图11中所示的绝缘结构140L在凹陷区域106R(见图10)外部的部分之后，纳米片N1、N2和N3和第二绝缘间隔物140的两个侧壁、以及为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S的部分表面可以暴露。
参照图13，纳米片N1、N2和N3的暴露的两个侧壁以及为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S的暴露表面可以被暴露在清洁气氛148中，因而自然氧化物层可以从暴露的侧壁和暴露的表面被去除。
在一些实施方式中，清洁气氛148可以使用利用湿清洁工艺的第一清洁工艺、利用SiCoNi
Figure BDA0004079431490000081
蚀刻工艺的第二清洁工艺、或其组合。在湿清洁工艺期间，DHF(稀释的HF)、NH4OH、TMAH(四甲基氢氧化铵)、KOH(氢氧化钾)溶液等可以被使用。SiCoNiTM蚀刻工艺可以使用氨NH3的氢源和三氟化氮NF3的氟源来执行。
在用于去除自然氧化物层的清洁工艺期间，构成第二绝缘间隔物140的绝缘层，特别是暴露于清洁气氛148的绝缘层，可以被构造为相对于清洁气氛148具有耐蚀刻性的材料，因而在自然氧化物层在清洁气氛148下的去除期间，第二绝缘间隔物140可以不被消耗。
参照图14，在第一区R1中，用于形成第一源极和漏极区162(见图25B)的第一半导体层162A可以通过从所述多个纳米片N1、N2和N3的从其去除了自然氧化物层的两个暴露的侧壁以及从为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S的暴露表面外延生长半导体材料而形成。在第二区R2中，覆盖第二区R2的掩模层(未示出)可以被形成从而防止第一半导体层162A的形成。
因为第一绝缘间隔物136和第二绝缘间隔物140可以包括半导体原子的结籽(seeding)外延生长不发生在其表面上的绝缘层，因而可以仅对所述多个纳米片N1、N2和N3的暴露的两个侧壁以及为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S的暴露表面执行用于形成第一半导体层162A的外延生长工艺。
第一半导体层162A可以包括含Ge的半导体材料。例如，第一半导体层162A可以包括诸如Ge的半导体或诸如SiGe的化合物半导体。在一些实施方式中，第一半导体层162A可以包括B离子作为杂质。
在一些实施方式中，第一半导体层162A可以生长特定的晶面以自生长表面形成某一角度。例如，第一半导体层162A的(111)面可以生长。因此，当第一半导体层162A的(111)面在生长期间饱和时，空气间隔物AG(也就是，气隙)可以形成在第二绝缘间隔物140与第一半导体层162A之间，并且该空气间隔物AG可以具有有对应于第一半导体层162A的材料的(111)晶面的角度的至少一个侧面。将参照图15A至15E详细描述形成空气间隔物AG的工艺。
图15A至15E是与图14的区域P1对应的部分的放大剖视图，并说明性地显示了在半导体器件中形成空气间隔物AG的工艺。
参照图15A至15E，第一半导体层162A可以通过执行外延生长工艺而从纳米片N1、N2和N3的两个暴露的侧壁以及从为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S的暴露表面形成。在外延生长工艺期间，通过调节温度和压力，第一半导体层162A可以生长特定的晶面从而自生长表面形成某一角度。例如，第一半导体层162A的(111)面可以生长。因此，第一半导体层162A的生长表面的生长速率可以根据生长面的晶面而变化。
因此，从纳米片N1、N2和N3的两个暴露的侧壁以及从为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S的暴露表面生长的第一半导体层162A可以不覆盖第二绝缘间隔物140的表面的全部或至少一部分。更详细地，当第一半导体层162A的从纳米片N1、N2和N3的暴露表面以及为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S的暴露表面的每个生长的部分彼此接触时，空气间隔物AG可以由第二绝缘间隔物140和第一半导体层162A围绕形成，同时第一半导体层162A的所述部分在停止生长之后饱和。
参照图16，在第二区R2中，用于形成第二源极和漏极区164(见图25B)的第二半导体层164A可以通过从所述多个纳米片N1、N2和N3的两个暴露的侧壁以及从为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S的暴露表面外延生长半导体材料而形成。在第一区R1中，覆盖第一区R1的掩模层(未示出)可以被形成从而防止第二半导体层164A的形成。
因为第一绝缘间隔物136和第二绝缘间隔物140可以包括绝缘层，所以半导体原子的结籽和外延生长不发生在其表面上，因而可以仅对所述多个纳米片N1、N2和N3的暴露的两个侧壁以及为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S的暴露表面执行用于形成第二半导体层164A的外延生长工艺。
第二区中的第二半导体层164A的材料可以不同于第一区中的第一半导体层162A的材料。第二半导体层164A可以包括含Si的半导体材料。例如，第二半导体层164A可以包括诸如Si的半导体或诸如SiC的化合物半导体。在一些实施方式中，第二半导体层164A可以包括P或As离子作为杂质。与第一半导体层162A不同，第二半导体层164A可以不包括Ge。
在一些实施方式中，第二半导体层164A可以在每个方向上从生长表面生长。因此，第二半导体层164A可以直接接触并完全覆盖第二绝缘间隔物140的与牺牲半导体层106S相反的侧壁的表面。因此，在第二区R2中，空气间隔物可以不形成在第二绝缘间隔物140与第二半导体层164A之间。
参照图17，覆盖包括第一半导体层162A和第二半导体层164A的所得物的保护层138可以被形成。在一些实施方式中，保护层138可以包括硅氮化物层。原子层沉积(ALD)或化学气相沉积(CVD)工艺可以用于形成保护层138。在一些实施方式中，保护层138可以被省略。
在一些实施方式中，保护层138可以在第一区R1和第二区R2的每个中分开形成。例如，在第一区R1形成之后，第一半导体层162A的保护层138可以在形成第二半导体层164A之前被形成，并且第二区R2的保护层138可以在第二半导体层164A形成之后被形成。
参照图18，在栅极间绝缘层172形成在保护层138上之后，盖层D156的上表面可以通过平坦化栅极间绝缘层172而被暴露。在一些实施方式中，栅极间绝缘层172可以包括硅氧化物层。
参照图19，覆盖虚设栅极层D154的上表面的盖层D156(见图18)可以被回蚀刻，围绕盖层D156的绝缘衬垫134、第一绝缘间隔物136和保护层138可以被回蚀刻，并且栅极间绝缘层172的上部分可以被抛光至等于其部分厚度的深度，使得栅极间绝缘层172的上表面可以位于与虚设栅极层D154的上表面的水平近似相同的水平处。
参照图20，通过栅极间绝缘层172暴露的虚设栅极层D154以及存在于虚设栅极层D154下面的氧化物层D152可以被去除，使得纳米片N3可以通过栅极空间GS暴露。
参照图21，保留在鳍型有源区域FA上的所述多个牺牲半导体层106S的部分可以被去除，使得纳米片N1、N2和N3以及鳍型有源区域FA的上表面104可以通过栅极空间GS被部分地暴露。因此，栅极空间GS可以延伸到所述多个牺牲半导体层106S的被去除了的部分。
为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S可以不被完全去除，使得牺牲半导体层106S的一部分可以留在鳍型有源区域FA上且在第二绝缘间隔物140以及第一半导体层162A和第二半导体层164A之下。牺牲半导体层106S的保留在鳍型有源区域FA上的部分可以构成缓冲半导体层106。
参照图22，在自然氧化物层被从纳米片N1、N2和N3以及鳍型有源区域FA的暴露表面去除之后，栅极电介质层145可以形成在由栅极空间GS(见图21)暴露的表面上，并且覆盖栅极间绝缘层172的栅极形成导电层150L可以在填充栅极电介质层145上的栅极空间GS的同时被形成。
栅极电介质层145可以具有界面层和高介电常数层的堆叠结构。界面层可以修复所述多个鳍型有源区域FA的上表面104和所述多个纳米片N1、N2和N3的表面与高介电常数层之间的界面缺陷。在一些实施方式中，界面层可以包括具有9或更小的介电常数的低介电常数材料层，例如硅氧化物层、硅氧氮化物层或其组合。在一些另外的实施方式中，界面层可以包括硅酸盐、硅酸盐和硅氧化物层的组合、或硅酸盐和硅氧氮化物层的组合。在一些实施方式中，界面层可以被省略。高介电常数层可以包括具有比硅氧化物层的介电常数的大的介电常数的材料。例如，高介电常数层可以具有约10到约25的介电常数。高介电常数层可以包括从以下选择的材料：铪氧化物、铪氧氮化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐和其组合，但不限于此。高介电常数层可以通过ALD、CVD或物理气相沉积(PVD)工艺形成。高介电常数层可以具有在从约
Figure BDA0004079431490000121
到约
Figure BDA0004079431490000122
的范围的厚度，但不限于此。
栅极形成导电层150L可以包括用于调节功函数的含金属层、以及用于填充形成在用于调节功函数的含金属层的上部分上的间隙的含金属层。在一些实施方式中，栅极形成导电层150L可以具有其中金属氮化物层、金属层、导电盖层和间隙填充金属层顺序堆叠的结构。金属氮化物层和金属层可以每个包括从以下选择的至少一种材料：钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)。金属氮化物层和金属层可以通过ALD工艺、金属有机ALD(MOALD)工艺或金属有机CVD(MOCVD)工艺形成。导电盖层可以用作用于防止金属层表面的氧化的保护层。此外，导电盖层可以用作用于使另一导电层在金属层上的沉积容易的润湿层。导电盖层可以包括例如钛氮化物(TiN)、钽氮化物(TaN)或其组合的金属氮化物层，但不限于此。间隙填充金属层可以在导电盖层上延伸。间隙填充金属层可以包括钨(W)层。间隙填充金属层可以通过ALD、CVD或PVD工艺形成。间隙填充金属层可以嵌入通过导电盖层的上表面上的区域之间的台阶形成而没有空隙的凹陷空间。在一些实施方式中，栅极形成导电层150L可以包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构、或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。在上述堆叠结构中，TiAlC层或TiN层可以用作用于调节功函数的含金属层。
在一些实施方式中，形成在第一区R1和第二区R2的每个中的栅极形成导电层150L可以具有不同的堆叠结构。例如，形成在第一区R1和第二区R2的每个中的栅极形成导电层150L可以包括用于调节功函数的彼此不同的金属材料。
参照图23，栅极形成导电层150L(见图22)的上表面的一部分可以被去除直到栅极间绝缘层172的上表面暴露，并且填充栅极空间GS的栅极150可以被形成。
栅极150可以包括覆盖包含纳米片N1、N2和N3的纳米片堆叠结构NSS的上表面的主栅极部分150M、以及连接到主栅极部分150M并形成在纳米片N1、N2和N3及鳍型有源区域FA之间的空间中的多个子栅极部分150S。子栅极部分150S的每个在水平方向上的长度可以与主栅极部分150M在水平方向上的长度相同。在一些实施方式中，子栅极部分150S的每个在水平方向上的长度可以大于或小于主栅极部分150M在水平方向上的长度。
所述多个第二绝缘间隔物140可以设置在子栅极部分150S的每个的两个侧壁上，并且栅极电介质层145插置在所述多个第二绝缘间隔物140与子栅极部分150S之间。因此，第二绝缘间隔物140可以覆盖子栅极部分150S的每个的两个侧壁，并且栅极电介质层145插置在第二绝缘间隔物140与子栅极部分150S之间。
在第一区R1中，多个空气间隔物AG可以形成在第二绝缘间隔物140的每个与第一半导体层162A之间。在第二区R2中，多个空气间隔物AG可以不形成在第二绝缘间隔物140的每个与第二半导体层164A之间。例如，第二半导体层164A可以直接接触并完全覆盖所述多个第二绝缘间隔物140的与子栅极部分150S相反的侧壁的表面。
图24A至24Q是通过扩大与图23的区域P2对应的部分的，在根据示例实施方式的半导体器件中可采用的各种空气间隔物的构造的剖视图。
参照图24A，空气间隔物AG可以在其在(图23的)衬底102的主表面的垂直方向(Z方向)上的高度减小的同时从第二绝缘间隔物140延伸到与子栅极部分150S相反的第一半导体层162A。空气间隔物AG的每个可以具有在第二绝缘间隔物140的侧表面的上部分和下部分上以及在第一半导体层162A中具有顶点的三角形横截面。
设置在第二绝缘间隔物140的每个与第一半导体层162A之间的空气间隔物AG的每个可以在X-Z平面上具有彼此相似的横截面面积，但不限于此。
在一些实施方式中，设置在第二绝缘间隔物140的每个与第一半导体层162A之间的空气间隔物AG中的至少一个的横截面面积可以不同于设置在X-Z平面上的不同水平处的其它空气间隔物AG的横截面面积。在X-Z平面上，所述多个空气间隔物AG的横截面面积的每个尺寸可以与对应的第二绝缘间隔物140在Z方向上的每个垂直高度成比例。例如，当所述多个第二绝缘间隔物140当中的最下面的第二绝缘间隔物140的垂直高度小于其它第二绝缘间隔物140的垂直高度时，所述多个空气间隔物AG当中的最下面的空气间隔物AG的横截面面积可以小于其它空气间隔物AG的横截面面积。因此，所述多个空气间隔物AG当中的最下面的空气间隔物AG的体积可以小于其它空气间隔物AG的体积。
所述多个第二绝缘间隔物140当中的最下面的第二绝缘间隔物140的垂直高度可以根据为所述多个牺牲半导体层106S当中的最下层的牺牲半导体层106S的高度确定，其中牺牲半导体层106S的高度是牺牲半导体层106S在各向同性蚀刻工艺期间的剩余部分的高度。因此，在一些实施方式中，所述多个空气间隔物AG当中的最下面的空气间隔物AG的横截面面积可以大于其它空气间隔物AG的横截面面积。
参照图24B，空气间隔物AG可以在其宽度减小的同时从第二绝缘间隔物140延伸到与子栅极部分150S相反的第一半导体层162A。空气间隔物AG的每个可以具有扇形横截面或具有朝向第二绝缘间隔物140的方向的凸形的边并在第一半导体层162A中具有顶点的三角形横截面。
在去除绝缘结构140L(见图11)的一部分以形成图12的第二绝缘间隔物140的工艺期间，当绝缘结构140L被相对地过蚀刻时，第二绝缘间隔物140的外侧壁的每个可以具有凹形形状。空气间隔物AG可以朝第二绝缘间隔物140突出。
参照图24C，第二绝缘间隔物140可以具有朝向子栅极部分150S的方向的凸形侧壁。
在用于形成图10的凹陷区域106R的各向同性蚀刻工艺期间，所述多个牺牲半导体层106S的侧壁可以向内凹入。因此，凹陷区域106R可以具有朝向牺牲半导体层106S的方向的凸形形状。形成在凹陷区域106R中的第二绝缘间隔物140可以具有朝向子栅极部分150S的凸形侧壁。
参照图24D，在用于形成图10的凹陷区域106R的各向同性蚀刻工艺期间，所述多个牺牲半导体层106S的侧壁可以向内凹入。因此，凹陷区域106R可以具有朝向牺牲半导体层106S的方向的凸形形状。
此外，在去除绝缘结构140L(见图11)的一部分以形成图12的第二绝缘间隔物140的工艺期间，当绝缘结构140L被相对地过蚀刻时，第二绝缘间隔物140的外侧壁的每个可以具有凹形形状。
第二绝缘间隔物140的内侧壁可以具有朝向子栅极部分150S的凸形形状，并且第二绝缘间隔物140的外侧壁可以具有朝向空气间隔物AG的例如月牙形的凹形形状。
因此，空气间隔物AG的每个可以具有扇形横截面、或具有朝向第二绝缘间隔物140的方向的凸形形状的边并在第一半导体层162A中具有顶点的三角形横截面。
参照图24E至24H，第二绝缘间隔物140的朝向空气间隔物AG的外侧壁可以形成为从纳米片N1、N2和N3的两个侧壁向内偏移。例如，虽然图24E至24H的第二绝缘间隔物140的每个的形状与图24A至24D的第二绝缘间隔物140的每个的形状相似，但是第二绝缘间隔物140可以形成为从纳米片N1、N2和N3的两个侧壁向内偏移。
更详细地，在去除绝缘结构140L(见图11)的一部分以形成图12的第二绝缘间隔物140的工艺期间，第二绝缘间隔物140的外侧壁可以通过相对地过蚀刻绝缘结构140L而从纳米片N1、N2和N3的两个侧壁向内偏移，因而，图24E至24H的第二绝缘间隔物140可以被形成。因为形成图24E至24H的第二绝缘间隔物140的形状的方法与形成图24A至24D的第二绝缘间隔物140的形状的方法相似，所以这里将不给出其详细描述。
此外，因为除了在纳米片N1、N2和N3之间(也就是，朝子栅极部分150S)偏移之外，图24E至24H的空气间隔物AG的形状与图24A至24D的空气间隔物AG的形状相似，所以这里将不给出其详细描述。
参照图24I至24P，第二绝缘间隔物140和空气间隔物AG的形状可以根据离衬底102的主表面的距离而彼此不同。
为了形成图9的包括纳米片N1、N2和N3的所述多个纳米片堆叠结构NSS，在通过蚀刻而去除牺牲半导体层106S和纳米片半导体层NS的堆叠结构的一部分的工艺中，纳米片堆叠结构NSS的宽度可以随着靠近衬底102而变宽。因此，随着第二绝缘间隔物140与衬底102之间的距离增加，第二绝缘间隔物140的侧面可以相对于衬底102更加垂直。例如，离衬底102相对更远的第二绝缘间隔物140的侧面可以相对于衬底102是垂直的，离衬底102相对更近的第二绝缘间隔物140的侧面可以相对于衬底102倾斜。
此外，离衬底102相对远的空气间隔物AG的横截面可以具有有接触第一半导体层162A并在长度上相等的两条边的等腰三角形形状，但是离衬底102相对近的空气间隔物AG可以具有有接触第一半导体层162A并在长度上不同的两条边的三角形形状。在一些实施方式中，随着离衬底102相对近，空气间隔物AG的接触第一半导体层162A的两条边的长度的比率可以增大。在一些实施方式中，在离衬底102相对近的空气间隔物AG的接触第一半导体层162A的两条边的长度当中，朝向衬底102的一边的长度可以具有相对小的值。
因为除了上述的差异之外，图24I至24P的第二绝缘间隔物140的两个侧壁的形状和空气间隔物AG的形状与图24A至24H的第二绝缘间隔物140的两个侧壁的形状和空气间隔物AG的形状相似，所以这里将不给出其详细描述。
参照图24Q，延伸到第二绝缘间隔物140的相反侧(也就是，在第一半导体层162A中延伸)的空气间隔物AG的顶点可以具有圆形。
在用于形成图14至15E的第一半导体层162A的外延生长工艺中，在第一半导体层162A中延伸的空气间隔物AG的顶点可以通过调节温度和压力而具有圆形。
图24Q说明性地显示了图24A的空气间隔物AG的具有圆形的顶点，但是也可以形成图24B至24P的空气间隔物AG的具有圆形的顶点，因此，这里将不给出其详细描述。
此外，本领域普通技术人员将理解，形成在第二区R2中的第二绝缘间隔物140的形状与图24B至24P中的第二绝缘间隔物140的形状相似，因此，这里将不给出其详细描述。更详细地，如果与第一半导体层162A和空气间隔物AG的对应的部分的全部被第二半导体层164A替换，则图24B至24P可以是示出第二区R2中的第二绝缘间隔物140的形状的剖视图。
图25A至25C是用于描述根据示例实施方式的半导体器件的视图，其中图25A是半导体器件的平面布局图，图25B是沿图25A的线P-P'和N-N'截取的剖视图，图25C是沿图25A的线Y-Y'截取的剖视图。在图25A至25C中，图1至24Q中的相同的附图标记表示相同的元件，因此，这里将不给出其详细描述。
参照图25A至25C，在覆盖栅极150和栅极间绝缘层172的层间绝缘层174形成之后，暴露所述多个第一半导体层162A和所述多个第二半导体层164A的多个接触孔190H可以通过部分地蚀刻层间绝缘层174和栅极间绝缘层172而分别形成在第一区R1和第二区R2中。接着，通过在经由所述多个接触孔190H暴露的第一半导体层162A和第二半导体层164A上分别形成第一金属硅化物层162B和第二金属硅化物层164B，包括第一半导体层162A和形成在第一半导体层162A上的第一金属硅化物层162B的第一源极和漏极区162可以形成在第一区R1中，包括第二半导体层164A和形成在第二半导体层164A上的第二金属硅化物层164B的第二源极和漏极区164可以形成在第二区R2中。接着，半导体器件100可以通过形成填充接触孔190H的多个接触插塞190而形成。接触插塞190可以通过第一区R1中的第一金属硅化物层162B连接到第一半导体层162A，并且可以通过第二区R2中的第二金属硅化物层164B连接到第二半导体层164A。
半导体器件100可以包括从衬底102突出并在第一方向(X方向)上延伸的多个鳍型有源区域FA以及与所述多个鳍型有源区域FA的上表面104间隔开并面对所述多个鳍型有源区域FA的上表面104的多个纳米片堆叠结构NSS。
限定所述多个鳍型有源区域FA的第一沟槽T1和限定器件区域DR的第二沟槽T2可以形成在衬底102中。第二沟槽T2可以比第一沟槽T1深。
所述多个鳍型有源区域FA的下侧壁可以由填充第一沟槽T1的STI层114覆盖。STI层114可以包括共形地覆盖第一沟槽T1的内壁的绝缘衬垫114A以及填充绝缘衬垫114A上的第一沟槽T1的间隙填充绝缘层114B。第二沟槽T2可以用器件隔离层116填充。所述多个鳍型有源区域FA的上表面104的水平、STI层114的上表面的水平、以及器件隔离层116的上表面的水平可以彼此相同或相似。
所述多个栅极150可以在所述多个鳍型有源区域FA上在交叉第一方向的第二方向(Y方向)上延伸。所述多个鳍型有源区域FA的上表面104可以具有第一水平LV1。
所述多个纳米片堆叠结构NSS可以与所述多个鳍型有源区域FA的上表面104间隔开。所述多个纳米片堆叠结构NSS可以在比第一水平LV1离衬底102更远的第二水平LV2处包括平行于鳍型有源区域FA的上表面104延伸的纳米片N1、N2和N3。本示例描述了所述多个纳米片堆叠结构NSS和所述多个栅极150形成在单个鳍型有源区域FA上、以及所述多个纳米片堆叠结构NSS在单个鳍型有源区域FA上布置成沿着鳍型有源区域FA的延伸方向(X方向)的线的构造，但本发明构思不限于此。布置在单个鳍型有源区域FA上的纳米片堆叠结构NSS的数量不被特别地限制。例如，单个纳米片堆叠结构NSS可以形成在单个鳍型有源区域FA上。
构成所述多个纳米片堆叠结构NSS的纳米片N1、N2和N3可以一个接一个地顺序地堆叠在所述多个鳍型有源区域FA的上表面104上。本示例描述了其中单个纳米片堆叠结构NSS包括三个纳米片N1、N2和N3的情况，但本发明构思不限于此。例如，三个纳米片N1、N2和N3的每个可以包括一个纳米片，并且如有必要，可以包括被各种各样地选择的多个纳米片。纳米片N1、N2和N3的每个可以包括沟道区。
所述多个栅极150可以在覆盖纳米片堆叠结构NSS的同时形成为围绕纳米片N1、N2和N3中的至少一些。所述多个栅极150的每个可以包括覆盖纳米片堆叠结构NSS的上表面的主栅极部分150M以及形成在鳍型有源区域FA和纳米片N1、N2和N3之间的空间中(也就是，在纳米片N1、N2和N3下方)的多个子栅极部分150S。所述多个子栅极部分150S的每个的厚度可以小于主栅极部分150M的厚度。此外，所述多个子栅极部分150S当中的最下面的子栅极部分150S的厚度可以大于剩余的子栅极部分150S的厚度。在这点上，所述多个子栅极部分150S的厚度和主栅极部分150M的厚度指在图25A至25C中在Z方向上的厚度。
子栅极部分150S的每个的长度可以与主栅极部分150M的长度相同。在一些实施方式中，子栅极部分150S的每个在水平方向上的长度可以大于或小于主栅极部分150M在水平方向上的长度。在这点上，所述多个子栅极部分150S的长度和主栅极部分150M的长度分别指图25A至25C中在X方向上的厚度。
栅极电介质层145可以形成在纳米片堆叠结构NSS与栅极150之间。
纳米片N1、N2和N3可以在鳍型有源区域FA与栅极150之间的空间中形成在由栅极150覆盖的重叠区域OR中。在X-Y平面中，包括纳米片N1、N2和N3的纳米片堆叠结构NSS可以具有比重叠区域OR的平面面积大的平面面积。图25A显示了其中纳米片堆叠结构NSS的平面形状为近似矩形的情况，但本发明构思不限于此。纳米片堆叠结构NSS可以根据鳍型有源区域FA的平面形状和栅极150的平面形状而具有各种各样的平面形状。
在一些实施方式中，纳米片N1、N2和N3可以包括单一材料。在一些实施方式中，纳米片N1、N2和N3可以由与衬底102的材料相同的材料形成。
栅极150可以包括用于调节功函数的含金属层、以及用于填充形成在用于调节功函数的含金属层的上部分上的间隙的含金属层。在一些实施方式中，栅极150可以具有其中金属氮化物层、金属层、导电盖层和间隙填充金属层顺序地堆叠的结构。因为栅极150的构造与栅极形成导电层150L的构造相同，所以这里将不给出其重复描述。
在第一区R1和第二区R2中，所述多个第一源极和漏极区162和所述多个第二源极和漏极区164可以分别形成在鳍型有源区域FA上。第一源极和漏极区162和第二源极和漏极区164可以分别连接到相邻的纳米片N1、N2和N3的端部。
第一源极和漏极区162和第二源极和漏极区164可以分别包括从纳米片片N1、N2和N3外延生长的第一半导体层162A和第二半导体层164A。第一源极和漏极区162可以具有包括外延生长的Ge层以及外延生长的多个SiGe层的嵌入的SiGe结构。第二源极和漏极区164可以具有包括外延生长的Si层以及外延生长的SiC层的嵌入的SiC结构。
第一源极和漏极区162与第二源极和漏极区164还可以包括分别形成在第一半导体层162A上的第一金属硅化物层162B和形成在第二半导体层164A上的第二金属硅化物层164B。在一些实施方式中，第一金属硅化物层162B和第二金属硅化物层164B可以包括钛硅化物，但本发明构思不限于此。在一些实施方式中，第一金属硅化物层162B和第二金属硅化物层164B可以被省略。
顺序地覆盖栅极150的侧壁的绝缘衬垫134、第一绝缘间隔物136和保护层138可以形成在所述多个纳米片堆叠结构NSS上。保护层138可以延伸为覆盖所述多个第一源极和漏极区162和多个第二源极和漏极区164。绝缘衬垫134、第一绝缘间隔物136和保护层138可以包括硅氮化物层，但不限于此。在一些实施方式中，保护层138可以被省略。
绝缘衬垫134、第一绝缘间隔物136和保护层138可以覆盖栅极150中包括的主栅极部分150M的侧壁。
在第一区R1和第二区R2的每个中，接触第一源极和漏极区162和第二源极和漏极区164的第二绝缘间隔物140可以分别形成在纳米片N1、N2和N3之间的空间中。第二绝缘间隔物140可以分别在纳米片N1、N2和N3之间的空间中设置在子栅极部分150S与第一源极和漏极区162之间以及子栅极部分150S与第二源极和漏极区164之间。在一些实施方式中，第二绝缘间隔物140可以包括硅氮化物层。第二绝缘间隔物140可以覆盖所述多个子栅极部分150S中的至少一些的侧壁。如图25B中所示，三个子栅极部分150S当中的最靠近鳍型有源区域FA的子栅极部分150S的两个侧壁可以被覆盖鳍型有源区域FA的上表面104的缓冲半导体层106覆盖。在一些实施方式中，缓冲半导体层106中的一些可以设置在第二绝缘间隔物140与三个子栅极部分150S当中的最靠近鳍型有源区域FA的子栅极部分150S之间。
缓冲半导体层106可以包括与鳍型有源区域FA和纳米片N1、N2和N3的材料不同的材料。例如，鳍型有源区域FA可以包括Si，缓冲半导体层106可以包括Ge。
在一些实施方式中，第一绝缘间隔物136和第二绝缘间隔物140可以包括半导体原子的结籽和外延生长在其表面上不可行的绝缘层。
在第一区R1中，多个空气间隔物AG可以形成在第二绝缘间隔物140的每个与第一半导体层162A之间。空气间隔物AG在其宽度减小的同时可以从第二绝缘间隔物140延伸到与子栅极部分150S相反的第一半导体层162A内部。如图24A至24Q中所示，空气间隔物AG的形状可以变化。
在一些实施方式中，空气间隔物AG的每个可以具有三角形横截面、扇形横截面、或在X-Z平面上具有凸形形状的边的三角形横截面。在一些实施方式中，空气间隔物AG中的一些可以在纳米片N1、N2和N3和鳍型有源区域FA之间延伸。在一些实施方式中，在第一半导体层162A中延伸的空气间隔物AG的顶点可以具有圆形。
设置在第二绝缘间隔物140的每个与第一半导体层162A之间的空气间隔物AG的每个可以在X-Z平面上具有彼此相似的横截面面积，但不限于此。
在一些实施方式中，设置在第二绝缘间隔物140的每个与第一半导体层162A之间的空气间隔物AG中的至少一个可以在X-Z平面上具有与其它空气间隔物AG的横截面面积不同的横截面面积。例如，所述多个空气间隔物AG当中的最下面的空气间隔物AG的横截面面积可以小于其它空气间隔物AG的横截面面积。在一些实施方式中，所述多个空气间隔物AG当中的最下面的空气间隔物AG的横截面面积可以大于其它空气间隔物AG的横截面面积。
在第二区R2中，多个空气间隔物AG可以不形成在第二绝缘间隔物140的每个与第二半导体层164A之间。例如，第二半导体层164A可以完全覆盖所述多个第二绝缘间隔物140的与子栅极部分150S相反的侧壁的表面。
再次参照图25A至25C，栅极间绝缘层172和层间绝缘层174可以顺序地形成在所述多个第一源极和漏极区162与所述多个第二源极和漏极区164上。栅极间绝缘层172和层间绝缘层174可以包括硅氮化物层，但不限于此。
接触插塞190可以连接到第一源极和漏极区162以及第二源极和漏极区164的每个。接触插塞190可以穿过层间绝缘层174、栅极间绝缘层172和保护层138并且可以连接到第一源极和漏极区162和第二源极和漏极区164的每个。第一金属硅化物层162B可以设置在第一半导体层162A与接触插塞190之间。第二金属硅化物层164B可以设置在第二半导体层164A与接触插塞190之间。接触插塞190可以包括金属、导电金属氮化物或其组合。例如，接触插塞190可以包括W、铜(Cu)、Al、Ti、钽(Ta)、TiN、TaN、其合金、或其组合，但本发明构思不限于上述材料。
参照图1至25C描述的半导体器件100可以在形成在鳍型有源区域FA上的纳米片N1、N2和N3之间的空间中包括分别接触第一源极和漏极区162和第二源极和漏极区164的所述多个第二绝缘间隔物140。此外，在第一区R1中，多个空气间隔物AG可以形成在第一绝缘间隔物140的每个与第一源极和漏极区162的第一半导体层162A之间。
因此，半导体器件100可以由于第二绝缘间隔物140和空气间隔物AG而减小第一区R1中的寄生电容，并且可以由于第二绝缘间隔物140而减小第二区R2中的寄生电容，因而可以改善半导体器件100的特性。
此外，当第一区R1包括PMOS并且第二区R2包括NMOS时，第一区R1中的PMOS的特性可以通过第二绝缘间隔物140和空气间隔物AG被调节，第二区R2中的NMOS的特性可以通过第二绝缘间隔物被调节。因此，通过最小化PMOS和NMOS的特性的差异，可以改善通过第一区R1中的PMOS和第二区R2中的NMOS形成的CMOS器件的特性。
此外，因为第一半导体层162A和第二半导体层164A的每个不从第二绝缘间隔物140生长，所以第一半导体层162A和第二半导体层164A的结晶度可以改善。因此，可以减小第一源极和漏极区162和第二源极和漏极区164的电阻，并且作为应激源(stressor)的效率可以改善。
图26和27A是用于描述根据示例实施方式的半导体器件及制造其的方法的剖视图，图27B是半导体器件中采用的空气间隔物的构造的放大剖视图。
参照图26，包括纳米片N1、N2和N3的所述多个纳米片堆叠结构NSS可以通过执行参照图1至9描述的工艺而形成在鳍型有源区域FA上。
然而，与参照图9描述的工艺不同，当蚀刻牺牲半导体层106S和纳米片半导体层NS的堆叠结构时，蚀刻工艺可以被执行直到鳍型有源区域FA的上表面暴露。因此，在纳米片堆叠结构NSS形成之后，鳍型有源区域FA可以在纳米片堆叠结构NSS之间暴露。
参照图27A和27B，可以对图26的所得物执行参照图10至23描述的工艺以形成半导体器件200。
半导体器件200可以在形成在鳍型有源区域FA上的纳米片N1、N2和N3之间的空间中包括分别接触第一源极和漏极区162和第二源极和漏极区164的所述多个第二绝缘间隔物140，并且可以在第一区R1中包括在第二绝缘间隔物140的每个与第一源极和漏极区162的第一半导体层162A之间的所述多个空气间隔物AG。
空气间隔物AG可以在其宽度减小的同时从第二绝缘间隔物140延伸到与子栅极部分150S相反的第一半导体层162A的内部。空气间隔物AG的每个可以具有在第二绝缘间隔物140的侧表面的上部分和下部分上以及在第一半导体层162A中具有顶点的三角形横截面。
设置在第二绝缘间隔物140的每个与第一半导体层162A之间的空气间隔物AG中的至少一个可以在X-Z平面上具有与其它空气间隔物AG的横截面面积不同的横截面面积。在X-Z平面上，所述多个空气间隔物AG的横截面面积的每个尺寸可以与对应的第二绝缘间隔物140在Z方向上的每个垂直高度成比例。例如，当所述多个第二绝缘间隔物140当中的最下面的第二绝缘间隔物140的垂直高度大于其它第二绝缘间隔物140的垂直高度时，所述多个空气间隔物AG当中的最下面的空气间隔物AG的横截面面积可以大于其它空气间隔物AG的横截面面积。因此，所述多个空气间隔物AG当中的最下面的空气间隔物AG的体积可以大于其它空气间隔物AG的体积。
此外，本领域普通技术人员将理解，半导体器件200中包括的空气间隔物AG和第二绝缘间隔物140的形状也与图24B至24P中的空气间隔物AG和第二绝缘间隔物140的形状相似，因此，这里将不给出其详细描述。
虽然参照图1至27B描述了包括具有形成在三维结构鳍型有源区域上的纳米片沟道区的晶体管的半导体器件以及制造该半导体器件的方法，但是示例实施方式不限于此。例如，对本领域普通技术人员明显的是，在本发明构思的范围内可以通过各种各样的修改和改变而提供包括具有示例实施方式的特性的平面金属氧化物半导体场效应晶体管(MOSFET)的集成电路器件以及制造该集成电路器件的方法。
图28是根据示例实施方式的电子器件1000的框图。
参照图28，电子器件1000可以包括逻辑区域1010和存储区域1020。
逻辑区域1010可以包括含多个电路元件(诸如晶体管、寄存器等)作为执行期望的逻辑功能的标准单元(诸如计数器、缓冲器等)的各种种类的逻辑单元。逻辑单元可以配置例如AND(与)、NAND(与非)、OR(或)、NOR(非或)、XOR(异或)、XNOR(异或非)、INV(反相器)、ADD(加法器)、BUF(缓冲器)、DLY(延迟器)、FILL(过滤器)、复用器(MXT/MXIT)、OAI(OR/AND/INV)、AO(AND/OR)、AOI(AND/OR/INV)、D触发器、复位触发器、主从触发器、锁存器等，然而，根据示例实施方式的逻辑单元不限于上述示例。
存储区域1020可以包括以下中的至少一种：静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、磁性随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)和相变随机存取存储器(PRAM)。
逻辑区域1010可以包括图1至27B中所示的半导体器件100和200以及具有在本发明构思的范围内从以上半导体器件100和200修改和改变的各种结构的其它半导体器件中的至少一个。例如，逻辑区域1010中包括的各种逻辑单元的至少一部分可以包括通过形成在半导体器件100和200的第一区R1和第二区R2的每个中的PMOS和NMOS形成的CMOS器件。因此，因为逻辑区域1010中包括的各种逻辑单元的所述至少一部分可以通过最小化PMOS和NMOS的特性的差异而形成具有改善的特性的CMOS，所以电子器件1000的特性可以改善。
通过总结和回顾，为了减少半导体器件中的寄生电阻和寄生电容并提高其性能，期望经由半导体器件的结构变化的新方法。
如上所述，实施方式可以提供包括能够改善半导体器件的性能的多栅极金属氧化物半导体场效应晶体管(MOSFET)的半导体器件。
根据一实施方式，半导体器件可以通过绝缘间隔物和空气间隔物而减小第一区中的寄生电容，可以通过绝缘间隔物减小第二区中的寄生电容，从而可以最小化形成在第一区中的PMOS和形成在第二区中的NMOS的特性差异，因而，通过PMOS和NMOS形成的CMOS器件的特性可以改善。
此外，因为包括源极和漏极区的半导体层不从绝缘间隔物生长，所以半导体层的结晶度可以改善，因而可以减小源极和漏极区的电阻，并且可以改善作为应激源(stressor)的效率。
已经在此公开了示例实施方式，并且虽然采用了特定术语，但是它们仅在一般和描述性的意义上被使用和解释，并且不是为了限制的目的。在一些情形下，在本申请提交时对本领域普通技术人员明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或与结合另外的实施方式描述特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员将理解，可以作出形式和细节上的各种改变而不背离如所附权利要求中阐明的本发明的精神和范围。
2016年6月21日在韩国知识产权局提交的且发明名称为“半导体器件”的韩国专利申请第10-2016-0077545号通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
包括第一区和第二区的衬底；
从所述衬底的所述第一区突出的第一鳍；
设置在所述第一鳍上的多个第一纳米片；
设置在所述第一鳍上的第一栅极；
设置在所述第一鳍上的第一源极/漏极；以及
设置在所述第一栅极的侧壁上的多个第一绝缘间隔物；
其中，所述第一源极/漏极的侧壁的面向所述多个第一纳米片的侧表面是凹凸表面。
2.根据权利要求1所述的半导体器件，其中，所述多个第一绝缘间隔物包括第一间隔物和设置在所述第一间隔物上方的第二间隔物，以及
所述第二间隔物的垂直高度大于所述第一间隔物的垂直高度。
3.根据权利要求1所述的半导体器件，其中，所述多个第一绝缘间隔物中的至少一个相对于所述衬底倾斜。
4.根据权利要求1所述的半导体器件，其中，所述多个第一绝缘间隔物中的每个具有朝着所述第一栅极的方向凸起的侧壁。
5.根据权利要求1所述的半导体器件，其中，所述多个第一绝缘间隔物的朝向所述第一源极/漏极的外侧壁从所述多个第一纳米片的侧壁向内偏移。
6.根据权利要求1所述的半导体器件，其中，相对于所述衬底，所述第一源极/漏极的中心部分具有比其外部的水平低的水平。
7.根据权利要求1所述的半导体器件，进一步包括：
插置在所述多个第一绝缘间隔物和所述第一源极/漏极之间的多个气隙。
8.根据权利要求1所述的半导体器件，进一步包括：
从所述衬底的所述第二区突出的第二鳍；
设置在所述第二鳍上的多个第二纳米片；
设置在所述第二鳍上的第二栅极；以及
设置在所述第二鳍上的第二源极/漏极，
其中，所述第二源极/漏极的侧壁的面向所述多个第二纳米片的侧表面相对于所述衬底垂直，以及
所述第一源极/漏极直接接触所述多个第一纳米片的侧壁的侧表面。
9.一种半导体器件，包括：
包括第一区和第二区的衬底；
从所述衬底的所述第一区突出的第一鳍；
从所述衬底的所述第二区突出的第二鳍；
设置在所述第一鳍上的多个第一纳米片；
设置在所述第二鳍上的多个第二纳米片；
设置在所述第一鳍上的第一栅极，所述第一栅极包括在所述多个第一纳米片上的第一主栅极部分以及在所述多个第一纳米片和所述第一鳍之间的多个第一子栅极部分；
设置在所述第二鳍上的第二栅极，所述第二栅极包括在所述多个第二纳米片上的第二主栅极部分以及在所述多个第二纳米片和所述第二鳍之间的多个第二子栅极部分；
设置在所述第一鳍上的第一源极/漏极，
设置在所述第二鳍上的第二源极/漏极；以及
设置在所述第一子栅极部分的侧壁上的多个第一绝缘间隔物，
其中，所述多个第一绝缘间隔物中的一个设置在所述多个第一纳米片当中的两个相邻的第一纳米片之间，以及
所述第一源极/漏极的侧壁的面向所述多个第一纳米片的侧表面在垂直方向上具有凹凸横截面。
10.根据权利要求9所述的半导体器件，其中，所述第二源极/漏极具有朝向所述多个第二纳米片的方向的平坦表面。
11.根据权利要求9所述的半导体器件，进一步包括：
插置在所述多个第一绝缘间隔物和所述第一源极/漏极之间的多个气隙。
12.根据权利要求11所述的半导体器件，进一步包括：
设置在所述第二子栅极部分的侧壁上的多个第二绝缘间隔物，
其中，所述多个第二绝缘间隔物中的一个设置在所述多个第二纳米片当中的两个相邻的第二纳米片之间，以及
在所述多个第二绝缘间隔物和所述第二源极/漏极之间没有气隙。
13.一种半导体器件，包括：
衬底，包括第一区和第二区，并且具有绝缘体上硅SOI结构；
在所述衬底的所述第一区上的第一栅极；
在所述衬底的所述第二区上的第二栅极；
在所述衬底的所述第一区上的第一源极/漏极；
在所述衬底的所述第二区上的第二源极/漏极；
在所述第一栅极的侧壁上的多个第一绝缘间隔物；
在所述第二栅极的侧壁上的多个第二绝缘间隔物；以及
在所述多个第一绝缘间隔物和所述第一源极/漏极之间的多个空气间隔物，
其中在所述多个第二绝缘间隔物和所述第二源极/漏极之间没有空气间隔物。
14.根据权利要求13所述的半导体器件，进一步包括：
从所述衬底的所述第一区突出的第一鳍；以及
从所述衬底的所述第二区突出的第二鳍。
15.根据权利要求13所述的半导体器件，其中：
所述多个空气间隔物包括第一空气间隔物和在所述第一空气间隔物上方的第二空气间隔物，以及
所述第一空气间隔物的尺寸大于所述第二空气间隔物的尺寸。
16.根据权利要求15所述的半导体器件，其中：
所述多个空气间隔物包括在所述第二空气间隔物上方的第三空气间隔物，以及
所述第三空气间隔物的尺寸与所述第二空气间隔物的尺寸基本相同。
17.根据权利要求13所述的半导体器件，其中，所述多个空气间隔物中的每个具有三角形横截面。
18.根据权利要求13所述的半导体器件，其中，所述多个空气间隔物中的每个具有扇形横截面。
19.根据权利要求13所述的半导体器件，其中，所述多个空气间隔物中的每个具有圆形横截面。
20.根据权利要求13所述的半导体器件，进一步包括：
在所述衬底的所述第一区上的多个第一纳米片；以及
在所述衬底的所述第二区上的多个第二纳米片，
其中所述多个第一绝缘间隔物中的一个位于所述多个第一纳米片当中的两个相邻纳米片之间，以及
所述多个第二绝缘间隔物中的一个位于所述多个第二纳米片当中的两个相邻纳米片之间。
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