CN112563238A - 半导体装置 - Google Patents

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CN112563238A CN201911025761.1A CN201911025761A CN112563238A CN 112563238 A CN112563238 A CN 112563238A CN 201911025761 A CN201911025761 A CN 201911025761A CN 112563238 A CN112563238 A CN 112563238A
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Abstract

本发明公开了一种半导体装置，包含半导体基板、多个存储柱状结构以及支撑层。半导体基板具有晶格区以及虚设区，且虚设区围绕晶格区。存储柱状结构位于半导体基板的晶格区上方。支撑层位于半导体基板上方并连接存储柱状结构，且具有位于晶格区上方的多个第一开口形状以及多个第二开口形状。第一数量的存储柱状结构围绕每一个第一开口形状，且第二数量的存储柱状结构围绕每一个第二开口形状。第一数量的存储柱状结构不同于第二数量的存储柱状结构，且第一开口形状的至少一个以及第二开口形状的至少一个位于晶格区的中心部分上方，以确保所有的第一开口形状及第二开口形状皆位于晶格区中而并未延伸至虚设区中。

Description

半导体装置
技术领域
本发明是有关于一种半导体装置。
背景技术
半导体存储装置采用电容器作为信息储存元件。为满足半导体存储装置的大容量与高密度的需求，电容器不断地微型化。然而，在电容器微型化的情况下，需在垂直方向上延长电容器以使电容器维持适当的电容以进行操作。因此，针对新集成技术的研究仍持续进行着。
发明内容
本发明的目的在于提供一种半导体装置，其支撑层不需水平延伸至位于半导体基板的虚设区外的周边电路区域。
根据本发明一实施方式，半导体装置包含半导体基板、多个存储柱状结构以及支撑层。半导体基板具有晶格区以及虚设区，且虚设区围绕晶格区。存储柱状结构位于半导体基板的晶格区上方。支撑层位于半导体基板上方，连接存储柱状结构，且具有位于晶格区上方的多个第一开口形状以及多个第二开口形状。第一数量的存储柱状结构围绕每一个第一开口形状，且第二数量的存储柱状结构围绕每一个第二开口形状。第一数量的存储柱状结构不同于第二数量的存储柱状结构，且第一开口形状的至少一个以及第二开口形状的至少一个位于晶格区的中心部分上方。
在本发明一实施方式中，半导体装置还包含多个虚设柱状结构，位于半导体基板的虚设区上。
在本发明一实施方式中，第一开口形状具有相同的形状，且第二开口形状具有相同的形状。
在本发明一实施方式中，第一开口形状以及第二开口形状在第一方向上交错设置。
在本发明一实施方式中，第一开口形状或第二开口形状在第二方向上重复设置。
在本发明一实施方式中，第一数量的存储柱状结构小于第二数量的存储柱状结构。
在本发明一实施方式中，第一数量的存储柱状结构为三个，且第二数量的存储柱状结构为四个。
在本发明一实施方式中，第一数量的存储柱状结构为三个，且第二数量的存储柱状结构为五个。
在本发明一实施方式中，第一数量的存储柱状结构为四个，且第二数量的存储柱状结构为五个。
在本发明一实施方式中，半导体装置还包含层间介电层以及多个导电结构。层间介电层位于半导体基板上。导电结构位于层间介电层中，且存储柱状结构分别位于导电结构上。
在本发明一实施方式中，存储柱状结构分别对齐导电结构。
在本发明一实施方式中，存储柱状结构分别接触导电结构的顶面。
在本发明一实施方式中，存储柱状结构包含水平部以及垂直部，且垂直部围绕水平部。
在本发明一实施方式中，半导体装置还包含顶部电极层，位于存储柱状结构以及支撑层上方。存储柱状结构的垂直部围绕部分的顶部电极层。
在本发明一实施方式中，存储柱状结构为具有U型剖面的底部电极层。
在本发明一实施方式中，半导体装置还包含第一介电层以及顶部电极层。第一介电层沿支撑层以及存储柱状结构设置。顶部电极层位于第一介电层上。
在本发明一实施方式中，半导体装置还包含第二介电层，位于第一介电层与层间介电层之间。
根据本发明上述实施方式，由于第一开口形状不同于第二开口形状，且第一开口形状的至少一个以及第二开口形状的至少一个位于晶格区的中心部分上方，因此第一开口形状及第二开口形状的位置可同时于晶格区的中心部分以及边缘部分进行调整，以确保所有的第一开口形状及第二开口形状皆位于晶格区中而并未延伸至虚设区中。藉由这样的设置，支撑层不需水平延伸至位于半导体基板的虚设区外的周边电路区域。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，结合附图详细说明如下：
图1绘示根据本发明一实施方式的半导体装置的俯视图，其中省略顶部电极层及第一介电层。
图2绘示图1的半导体装置沿线段2-2的剖面图。
图3绘示根据本发明另一实施方式的半导体装置的俯视图。
图4绘示根据本发明另一实施方式的半导体装置的俯视图。
图5绘示根据本发明另一实施方式的半导体装置的俯视图。
图6至图13绘示根据本发明一实施方式的半导体装置的制造方法在各步骤的剖面图。
主要附图标记说明：
100、100a、100b、100c-半导体装置，110-半导体基板，120-存储柱状结构，122-水平部，124-垂直部，130-虚设柱状结构，140-支撑层，141-顶面，143-底面，150-第一介电层，160-顶部电极层，170-层间介电层，171-顶面，180-导电结构，181-顶面，183-侧壁，190-第二介电层，200-第一牺牲层，210-第二牺牲层，211-顶面，220-第一遮罩图案，222-开口，230-第二遮罩图案，232-开口，O1、O2-孔洞，CR-晶格区，DR-虚设区，P1-第一开口形状，P2-第二开口形状，D1-第一方向，D2-第二方向，2-2-线段。
具体实施方式
以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些公知惯用的结构与元件在附图中将以简单示意的方式绘示。
应当理解，诸如“下”或“底部”和“上”或“顶部”的相对术语可在本文中用于描述一个元件与另一元件的关系，如图所示。应当理解，相对术语旨在包括除了图中所示的方位之外的装置的不同方位。例如，如果一个附图中的装置翻转，则被描述为在其他元件的“下”侧的元件将被定向在其他元件的“上”侧。因此，示例性术语“下”可以包括“下”和“上”的取向，取决于附图的特定取向。类似地，如果一个附图中的装置翻转，则被描述为在其它元件“下方”或“下方”的元件将被定向为在其它元件“上方”。因此，示例性术语“下面”或“下面”可以包括上方和下方的取向。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”系可为二元件间存在其它元件。
图1绘示根据本发明一实施方式的半导体装置100的俯视图。图2绘示图1的半导体装置100沿线段2-2的剖面图。图1中省略了图2中的顶部电极层160以及第一介电层150。同时参阅图1及图2，半导体装置100包含半导体基板110、多个存储柱状结构120以及多个虚设柱状结构130。半导体基板110具有晶格区CR以及围绕晶格区CR的虚设区DR。晶格区CR具有中心部分以及边缘部分，且边缘部分位于晶格区CR的中心部分以及虚设区DR之间。换句话说，边缘部分连接晶格区CR的中心部分以及虚设区DR。存储柱状结构120在半导体基板110的晶格区CR上方排列并进行操作以执行储存功能。虚设柱状结构130在半导体基板110的虚设区DR上方排列且不执行任何储存功能，也就是说，虚设柱状结构130为无法进行操作的。此外，周边电路区域(未绘示)可位于半导体基板110的虚设区DR外。
在一些实施方式中，半导体装置100还包含位于半导体基板110上方的支撑层140。支撑层140连接位于晶格区CR上方的存储柱状结构120、连接位于虚设区DR上方的虚设柱状结构130、以及连接分别位于晶格区CR及虚设区DR上方的存储柱状结构120及虚设柱状结构130。此外，支撑层140具有位于晶格区CR上方的多个第一开口形状P1以及多个第二开口形状P2。第一数量的存储柱状结构120围绕每一个第一开口形状P1，且第二数量的存储柱状结构120围绕每一个第二开口形状P2。第一开口形状P1不同于第二开口形状P2，第一数量的存储柱状结构120不同于第二数量的存储柱状结构120，且第一开口形状P1的至少一个以及第二开口形状P2的至少一个位于晶格区CR的中心部分上方。
由于第一开口形状P1不同于第二开口形状P2，且第一开口形状P1的至少一个以及第二开口形状P2的至少一个位于晶格区CR的中心部分上方，因此第一开口形状P1及第二开口形状P2的位置可同时于晶格区CR的中心部分以及边缘部分进行调整，以确保所有的第一开口形状P1及第二开口形状P2皆位于晶格区CR中而并未延伸至虚设区DR中。藉由这样的设置，支撑层140不需水平延伸至位于半导体基板110的虚设区DR外的周边电路区域。
在一些实施方式中，第一数量的存储柱状结构120小于第二数量的存储柱状结构120。举例来说，如图1所示，第一数量的存储柱状结构120为三个，且第二数量的存储柱状结构120为四个。此外，第一开口形状P1以及第二开口形状P2在第一方向D1上交错设置，且第一开口形状P1或第二开口形状P2在第二方向D2上重复设置，其中第一方向D1垂直于第二方向D2。另外，每一个第一开口形状P1的形状为圆形，且，每一个第二开口形状P2的形状为椭圆形。
如图1及图2所示，每一个存储柱状结构120具有均匀的厚度，且可包含水平部122以及围绕水平部122的垂直部124。换句话说，每一个存储柱状结构120在俯视角度下可具有圆形的剖面形状，而在侧视角度下可具有U型的剖面形状。也就是说，每一个存储柱状结构120具有空心杯的形状。在一些实施方式中，每一个存储柱状结构120可视为一个底部电极层。此外，存储柱状结构120可彼此以相同的间距隔开，即两个相邻的存储柱状结构120间的距离相同。存储柱状结构120可由包含氮化钛或掺杂的多晶硅的材料所制成，但并不用以限制本发明。
在一些实施方式中，存储柱状结构120与虚设柱状结构130可具有相同的结构配置(例如形状、厚度、间隔等)，且可由包含相同的材料所制成。举例来说，每一个虚设柱状结构130亦包含水平部及围绕水平部的垂直部。换句话说，位于半导体基板110的晶格区CR上方的存储柱状结构120与位于半导体基板110的虚设区DR上方的虚设柱状结构130除了功能性不同之外，可实质上相同。由于存储柱状结构120与虚设柱状结构130实质上相同，因此在以下叙述中将仅针对存储柱状结构120详细讨论。
在一些实施方式中，支撑层140可接触存储柱状结构120的垂直部124的侧壁。具体来说，支撑层140可延伸于两个相邻的存储柱状结构120之间以避免存储柱状结构120在半导体装置100的制造过程中崩塌(将于后续在以下叙述中详细讨论)。支撑层140可由包含氮化硅的材料所制成，但并不用以限制本发明。
在一些实施方式中，半导体装置100还包含第一介电层150。第一介电层150共形地覆盖支撑层140以及存储柱状结构120。换句话说，第一介电层150沿支撑层140以及存储柱状结构120设置。此外，第一介电层150具有均匀的厚度。第一介电层150可由包含金属氧化物(例如，介电常数较氧化硅大的氧化铝)的材料所制成。
在一些实施方式中，半导体装置100还包含顶部电极层160。顶部电极层160覆盖第一介电层150。此外，部分的顶部电极层160嵌入至存储柱状结构120的垂直部124之间的空间中。换句话说，存储柱状结构120的垂直部124围绕部分的顶部电极层160。顶部电极层160可由包含氮化钛、钨、多晶硅、多晶硅锗或上述的组合的材料所制成，但并不用以限制本发明。
由于第一介电层150沿着具有空心杯形状的存储柱状结构120设置，且顶部电极层160覆盖第一介电层150，因此存储柱状结构120(即底部电极层)、第一介电层150以及顶部电极层160共同形成多个具有高深宽比的电容器。
如图1及图2所示，半导体装置100还包含层间介电层170以及多个导电结构180。层间介电层170位于半导体基板110上，且导电结构180位于层间介电层170中且电性连接半导体基板110。此外，层间介电层170的顶面171与导电结构180的顶面181实质上共平面。层间介电层170可由包含氧化硅的材料所制成，且导电结构180可由包含多晶硅、氮化钛、钨、或上述的组合的材料所制成，但并不用以限制本发明。
在一些实施方式中，存储柱状结构120分别位于导电结构180上且接触导电结构180的顶面181。此外，存储柱状结构120分别对齐导电结构180。具体来说，存储柱状结构120的垂直部124的外侧壁分别对齐导电结构180的侧壁183，且存储柱状结构120的水平部122分别完全重叠导电结构180。
在一些实施方式中，半导体装置100还包含第二介电层190。第二介电层190位于层间介电层170上。穿过第二介电层190的存储柱状结构120接触导电结构180。此外，第二介电层190位于第一介电层150与层间介电层170之间。第二介电层190可避免第一介电层150接触导电结构180。第二介电层190可由包含氮化硅的材料所制成，但并不用以限制本发明。
应了解到，已叙述过的元件连接关系、材料与功效将不再重复赘述，合先叙明。在以下叙述中，将仅针对第一数量的存储柱状结构120、第二数量的存储柱状结构120以及第一开口形状P1与第二开口形状P2的排列方式详细讨论。
图3绘示根据本发明另一实施方式的半导体装置100a的俯视图。图3的半导体装置100a与图1的半导体装置100不同的处在于第一开口形状P1与第二开口形状P2在第一方向D1上的排列方式。具体来说，第二开口形状P2在第一排(即最顶排)以及第四排沿第二方向D2重复设置，且第一开口形状P1在第二排、第三排、第五排及第六排(即最底排)沿第二方向D2重复设置。
图4绘示根据本发明另一实施方式的半导体装置100b的俯视图。图4的半导体装置100b与图1的半导体装置100不同的处在于围绕每一个第一开口形状P1的第一数量的存储柱状结构120以及围绕每一个第二开口形状P2的第二数量的存储柱状结构120。具体来说，在半导体装置100b中，五个存储柱状结构120围绕每一个第一开口形状P1，且四个存储柱状结构120围绕每一个第二开口形状P2。换句话说，第一数量的存储柱状结构120为五个，且第二数量的存储柱状结构120为四个。此外，每一个第一开口形状P1的形状为梯形，且每一个第二开口形状P2的形状为椭圆形。
图5绘示根据本发明另一实施方式的半导体装置100c的俯视图。图5的半导体装置100c与图1的半导体装置100不同的处在于围绕每一个第二开口形状P2的第二数量的存储柱状结构120。具体来说，在半导体装置100c中，五个存储柱状结构120围绕每一个第二开口形状P2。换句话说，第二数量的存储柱状结构120为五个。此外，每一个第一开口形状P1的形状为圆形，且每一个第二开口形状P2的形状为梯形。
图6至图13绘示根据本发明一实施方式的半导体装置100的制造方法在各步骤的剖面图。在以下叙述中，将说明半导体装置100的制造方法。
参阅图6，提供半导体基板110，并在半导体基板110上形成层间介电层170。接着蚀刻层间介电层170以形成孔洞O1，使得部分的半导体基板110裸露。孔洞O1可接着被导电材料填满，并随后对导电材料执行平坦化工艺以形成导电结构180，使得层间介电层170的顶面171与导电结构180的顶面181实质上共平面。
接着，在层间介电层170及导电结构180上形成第二介电层190，并在第二介电层190上依序形成第一牺牲层200、支撑层140以及第二牺牲层210。第二牺牲层210包含相对于第一牺牲层200的材料具有蚀刻选择性的材料并可作为蚀刻停止层。举例来说，第二牺牲层210可由包含氮化硅的材料所制成，而第一牺牲层200可由包含氧化硅的材料所制成。
参阅图7，可在第二牺牲层210上形成第一遮罩图案220以定义用以形成孔洞O2的开口222。第一遮罩图案220的开口222可分别位于导电结构180上方。第一遮罩图案220可作为蚀刻遮罩以依序图案化第二牺牲层210、支撑层140以及第一牺牲层200，使得部分的第二介电层190裸露出来。接着，进一步蚀刻第二介电层190的裸露部分。如此一来，便形成孔洞O2以分别使得导电结构180的顶面181裸露。
参阅图8，接着移除第一遮罩图案220。举例来说，当第一遮罩图案220为光阻图案时，可采用灰化工艺以移除第一遮罩图案220。随后，在孔洞O2中以及第二牺牲层210上共形地形成存储柱状结构120的材料。如此一来，存储柱状结构120的材料便覆盖导电结构180、第二介电层190、第一牺牲层200、支撑层140以及第二牺牲层210。虽然图1中的虚设柱状结构130并未绘示于图8中，但虚设柱状结构130的形成方式与存储柱状结构120的形成方式类似，且存储柱状结构120与虚设柱状结构130可同时在一个步骤中形成。
参阅图9，接着执行平坦化工艺以移除覆盖第二牺牲层210的存储柱状结构120的顶部，进而使得第二牺牲层210的顶面211裸露出来。在此步骤后，便形成每一个位于晶格区CR上方的电容器的存储柱状结构120(即底部电极层)。
参阅图10，可在存储柱状结构120及第二牺牲层210上方形成第二遮罩图案230。第二遮罩图案230具有用以定义第一开口形状P1与第二开口形状P2的形状(如图1所示)的开口232。举例来说，第二遮罩图案230可包含具有对应于第一开口形状P1及第二开口形状P2的形状与位置的形状及位置。随后，可执行蚀刻工艺以移除由第二遮罩图案230的开口232裸露的部分的第二牺牲层210。蚀刻工艺进一步移除位于移除的第二牺牲层210下方的部分的支撑层140。如此一来，位于移除的支撑层140下方的部分的第一牺牲层200可由第二遮罩图案230的孔洞O2裸露出来
参阅图11，接着移除第二遮罩图案230，使得存储柱状结构120以及剩余的第二牺牲层210裸露出来。可执行等向性蚀刻(isotropic etching process)以彻底移除第一牺牲层200以及第二牺牲层210，使得存储柱状结构120的侧壁、第二介电层190的顶面以及支撑层140的顶面141与底面143裸露出来。在此步骤中，支撑层140连接存储柱状结构120的侧壁以避免存储柱状结构120崩塌。
由于半导体装置100具有围绕晶格区CR的虚设区DR(如图1所示)，因此晶格区CR的边缘部分便不再是半导体基板110的外边缘。如此一来，虚设区DR可让晶格区CR的边缘部分具有与晶格区CR的中心部分相同的蚀刻环境。换句话说，虚设区DR促使整个晶格区CR具有相同的蚀刻环境。
同时参阅图12及图13，接着共形地形成第一介电层150以覆盖支撑层140的裸露表面以及存储柱状结构120的裸露表面。随后，在第一介电层150上形成顶部电极层160，以形成具有第一开口形状P1、第二开口形状P2以及高深宽比的电容器的半导体装置100(如图1所示)。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何所属领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。

Claims (17)

1.一种半导体装置，其特征在于，包含：
半导体基板，具有晶格区以及虚设区，且所述虚设区围绕所述晶格区；
多个存储柱状结构，位于所述半导体基板的所述晶格区上方；以及
支撑层，位于所述半导体基板上方，连接所述些存储柱状结构，且具有位于所述晶格区上方的多个第一开口形状以及多个第二开口形状，其中第一数量的所述多个存储柱状结构围绕每一个所述第一开口形状，第二数量的所述多个存储柱状结构围绕每一个所述第二开口形状，所述第一数量的所述多个存储柱状结构不同于所述第二数量的所述多个存储柱状结构，且所述多个第一开口形状的至少一个以及所述多个第二开口形状的至少一个位于所述晶格区的一中心部分上方。
2.如权利要求1所述的半导体装置，其特征在于，还包含多个虚设柱状结构，位于所述半导体基板的所述虚设区上。
3.如权利要求1所述的半导体装置，其特征在于，所述多个第一开口形状具有相同的形状，且所述多个第二开口形状具有相同的形状。
4.如权利要求1所述的半导体装置，其特征在于，所述多个第一开口形状以及所述多个第二开口形状在第一方向上交错设置。
5.如权利要求1所述的半导体装置，其特征在于，所述多个第一开口形状或所述多个第二开口形状在第二方向上重复设置。
6.如权利要求1所述的半导体装置，其特征在于，所述第一数量的所述多个存储柱状结构小于所述第二数量的所述多个存储柱状结构。
7.如权利要求6所述的半导体装置，其特征在于，所述第一数量的所述多个存储柱状结构为三个，且所述第二数量的所述多个存储柱状结构为四个。
8.如权利要求6所述的半导体装置，其特征在于，所述第一数量的所述多个存储柱状结构为三个，且所述第二数量的所述多个存储柱状结构为五个。
9.如权利要求6所述的半导体装置，其特征在于，所述第一数量的所述多个存储柱状结构为四个，且所述第二数量的所述多个存储柱状结构为五个。
10.如权利要求1所述的半导体装置，其特征在于，还包含：
层间介电层，位于所述半导体基板上；以及
多个导电结构，位于所述层间介电层中，其中所述多个存储柱状结构分别位于所述多个导电结构上。
11.如权利要求10所述的半导体装置，其特征在于，所述多个存储柱状结构分别对齐所述多个导电结构。
12.如权利要求10所述的半导体装置，其特征在于，所述多个存储柱状结构分别接触所述多个导电结构的顶面。
13.如权利要求1所述的半导体装置，其特征在于，每一个所述存储柱状结构包含水平部以及垂直部，且所述垂直部围绕所述水平部。
14.如权利要求13所述的半导体装置，其特征在于，还包含：
顶部电极层，位于所述多个存储柱状结构以及所述支撑层上方，其中所述多个存储柱状结构的所述多个垂直部围绕部分的所述顶部电极层。
15.如权利要求1所述的半导体装置，其特征在于，每一个所述存储柱状结构为具有U型剖面的底部电极层。
16.如权利要求15所述的半导体装置，其特征在于，还包含：
第一介电层，沿所述支撑层以及所述多个存储柱状结构设置；以及
顶部电极层，位于所述第一介电层上方。
17.如权利要求16所述的半导体装置，其特征在于，还包含第二介电层，位于所述第一介电层与所述层间介电层之间。
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