KR20190083357A - 금이 없는 접촉을 갖는 질화물 구조체 및 이러한 구조체의 제조방법 - Google Patents

금이 없는 접촉을 갖는 질화물 구조체 및 이러한 구조체의 제조방법 Download PDF

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Abstract

기판 상에 배치되는 III족-N 반도체층을 갖는 반도체 구조체. 상기 III족-N 반도체층과 접촉하는 다중층, 전기 접촉 구조체는 III족-N 반도체층과 접촉하는 금이 없는 접촉층; 및 상기 금이 없는 접촉층과 전기적으로 연결되는 금이 없는 전기 전도성 에칭 저지층(etch stop layer)을 포함한다. 전기 전도성 비아(electrically conductive via)는 기판을 통해 에칭 저지층으로 통과한다. 이러한 구조체는 복수의 전극 구조체를 포함하고, 각각은 소스 전극 구조체, 드레인 전극 구조체 및 게이트 전극 구조체 중 대응하는 하나를 제공한다. 소스 전극 구조체, 드레인 전극 구조체 및 게이트 전극 구조체는 전기 접촉 구조체 및 전극 접촉을 포함한다. 전극 접촉은 동일한 금이 없는 구조체를 가지며, 동일 평면 상의 상부면을 갖는다.

Description

금이 없는 접촉을 갖는 질화물 구조체 및 이러한 구조체의 제조방법
본 발명은 일반적으로 질화물의 상부면과 접촉하는 금이 없는(gold-free) 전기 접촉 구조체를 갖는 구조체에 관한 것이다.
당 업계에 공지된 바와 같이, 예를 들어 질화 갈륨계(AlGaN/GaN) 고 전자 이동도 트랜지스터(HEMT)와 같이 질화물 반도체라고도 하는 III족-질화물 반도체를 갖는 다수의 모놀리식(monolithic) 마이크로파 집적 회로(MMIC)가 고주파수 및 고전력 애플리케이션에서 더욱 사용되고 있다. 이후, III족 질화물은 본 명세서에서 종종 2성분계(binaries) InN, GaN, AlN, AlxGa1-xN (AlGaN) 합금 및 다른 질소계 합금과 같은 이들의 3성분계(ternary) 합금을 포함하는 III족-N이라고도 한다.
이러한 HEMT 소자의 잠재력을 실현하기 위해, 낮은 저항, 우수한 에지 예리함(edge acuity) 및 신뢰할 수 있는 금속 대 금속 접촉, 및 금속 대 반도체 오믹 접촉을 달성할 필요가 있다. 대부분의 III족-N 주조 금속 대 금속(Group III-N foundry metal to metal), 및 금속 대 반도체 저 저항 오믹 접촉(metal to semiconductor Ohmic contacts)은 시트 저항을 줄이고(전송선(transmission line) 및 오믹 접촉에 대해), 활성 소자에 대한 최저 금속 대 반도체 오믹 접촉 저항을 달성하기 위해 필요한 고온 어닐링 동안 산화를 줄이기 위해 금(Au)을 사용한다.
공지된 바와 같이, 다수의 모놀리식 마이크로파 집적 회로(MMICs) 및 다른 집적 회로(ICs)에서, 전기 접속은 장착된 칩에 대한 접지(ground) 및 전기 신호 모두를 위해 MMIC의 하부에 만들어지며, 이들 연결은 기판 및/또는 기판의 적어도 일부 상의 반도체 에피택셜층에서 종종 전측 금속화(metallization)라고도 하는 웨이퍼 상의 금속화에 비아를 연결하는 전기 접촉으로 통과하는 전기 전도성 비아를 통해 이루어진다.
종래에, III족-N HEMT MMIC 및 소자는 III-N 주조에서 리프트 오프(liftoff) 기반의 가공에 의해 제조되었다. 그러나, 최근에, III족-N HEMT는 Si CMOS 주조 환경에서 Au이 없는, 감산적(subtractive) 가공 기술과 같은 고수율 실리콘(Si)을 사용하여 제조되기 시작했다. 보다 구체적으로, "리프트-오프" 공정은 물질이 적층될 표면의 선택된 부분을 노출시키기 위해 윈도우를 갖는 마스크이다. 물질은 표면의 노출된 선택된 부분 상에 윈도우를 통과하는 물질의 일부를 갖는 마스크 상에 적층된다. 마스크는 마스크 상의 물질의 일부(적층된 물질의 불필요한 부분)와 함께 용매로 표면으로부터 리프트 오프되면서, 표면의 노출된 선택된 부분 상의 물질의 목적하는 부분을 남긴다. "감산적" 공정은 우선 물질이 전체 표면 상에 적층된다. 그 후, 마스크는 적층된 물질의 선택된 부분(가공 후에 남아 있는 부분) 위에만 피복되도록 형성된다; 적층된 물질의 불필요한 부분이 노출된다. 그 후, 에칭제는 마스크와 접촉하게 되어, 노출된 불필요한 부분을 제거하지만, 마스크는 에칭제가 물질의 커버된 목적하는 부분이 제거되는 것을 억제한다.
Si CMOS 주조에 비해, III-V 화합물 반도체 소자 및 회로(종래의 III-V 주조 공정에서 가공된)의 수율 및 비용은 낮은 웨이퍼 체적, 가공 동안 증가되는 기판 처리, 메탈 라인을 정의하기 위한 리프트 오프 기반 가공 기술의 광범위한 사용, 및 500 nm 미만의 게이트 리소그래피를 위한 시간 소모적인 전자 빔 리소그래피의 사용에 의해 오랫동안 제한되었다는 것이 잘 알려져 있다. 반면에, Si CMOS 주조 환경은 큰 웨이퍼 체적, 큰 웨이퍼 직경(≥ 200 mm), 고도로 자동화된 카세트-카세트(cassette to cassette) 웨이퍼 제조 또는 가공 툴, 감산적 가공 기술, 첨단 광학 리소그래피 클러스터 툴 및 기술(100 nm 미만의 특징을 정의할 수 있는), 및 장비 개발 및 기술 노드 개발을 추진하는 무어의 법칙 패러다임(Moore's law paradigm)의 이점을 가지고 있다.
그러나, 이미 언급한 바와 같이, Si 주조 기반 시설 및 백그라운드 Si CMOS 웨이퍼 체적의 이점을 이용하기 위해서는, 개발된 III족-N 공정이 Au이 없어야 한다. 금은 Si에서 딥 레벨의 트랩 도펀트(deep level trap dopant)이다. 따라서, 재해적인 수율 문제를 일으킬 수 있는 심각한 오염 문제 때문에, Au는 Si CMOS 주조 제조 라인의 프론트엔드(front end) 및 백엔드(back end)에서 허용되지 않는다.
따라서, Si 주조 환경에서 GaN(또는 다른 III-V) 소자 웨이퍼의 금이 없는 가공은 알루미늄(Al) 또는 구리(Cu)와 같은 Si 주조 백 앤드 오브 라인(back end of line, BEOL) 호환 금속화의 사용을 필요로 한다. 구리는 우수한 전기 전도성 및 일렉트로-마이그레이션 저항을 갖기 때문에 이러한 금속 중에서 가장 매력적이다. 그러나, 휘발성 구리 건식 에칭 부산물의 부족 때문에, 포토레지스트 마스킹 및 플라즈마 에칭이 알루미늄으로 매우 성공적으로 사용되는 포토리소그래피 기술에 의해 구리는 감산적으로 쉽게 패터닝될 수 없다. 구리를 가공하기 위해서, 다마스커스(Damascene) 공정(감산적이라고도 함)이 개발되었다. Cu 다마스커스 공정에서, 일반적으로 아래에 있는 절연층(보통 실리콘 다이옥사이드)인 구리의 호스트 절연체 물질(host insulator material)은 구리가 형성되는 개방 트렌치(open trench)로 패터닝된다. 트렌치를 상당히 과충전하는 두꺼운 구리 코팅은 절연층 상에 적층되고, 화학-기계적 평탄화(CMP)가 절연층의 상부 위에 연장되는 과잉의 구리를 제거하도록 사용된다. 절연층의 트렌치 내에 충전된 Cu는 제거되지 않고, 패터닝된 전도성 상호 접속이 이루어진다.
당 업계에 알려진 바와 같이, Cu는 관리할 수 있지만, Si 주조에서 오염의 위험을 제기한다. 구리의 주변 물질로의 확산이 이들의 특성을 열화하기 때문에, 배리어층은 전체 구리 상호 접속을 완전히 둘러싸야 한다. 일반적으로, 트렌치는 박형 탄탈럼(Ta) 및/또는 탄탈럼 질화물(TaN) 금속층(Ta/TaN/Cu 플레이팅 씨드 금속 스택의 일부로서)으로 라이닝되어, Cu 금속 상호 접속의 하부 및 측면을 따라 확산 베리어로서 작용한다. Cu CMP 후에, 상호 접속 금속의 상부는 SiNx로 코팅되어 상부 계면 확산 베리어로서 작용하고, 중간층 산화물 적층 동안 산화를 방지하며, 추가적인 상호 접속 형성을 위한 에칭 저지층(실리콘 다이옥사이드의 트렌치 에칭 동안)으로서 작용한다. 그러나, 백-프론트측(back to front side) 금속 상호 접속이 비아를 형성하기 위해 염소-(또는 다른 산화제)계 에칭을 필요로 하는 관통 웨이퍼(through-wafer) 또는 관통-반도체층 비아(through-semiconductor layer vias)에 의해 가능해지는 경우에 추가 공정의 복잡성이 발생한다. 염소계 에칭 부산물은 비휘발성이고, 에칭 공정은 열화되는 Cu 계면을 초래한다.
본 개시에 따라서, 기판; 상기 기판 상의 III족-N 반도체층; 및 상기 III족-N 반도체층과 접촉하는 다중층, 전기 접촉 구조체를 갖는 반도체 구조체가 제공된다. 상기 전기 접촉 구조체는, 상기 III족-N 반도체층과 접촉하는 금이 없는 접촉층; 및 상기 금이 없는 접촉층과 전기적으로 연결되는 금이 없는 전기 전도성 에칭 저지층;을 포함한다. 전기 전도성 비아는 기판에서 상기 에칭 저지층으로 통과한다.
일 양태에서, 상기 다중층, 전기 접촉 구조체는 상기 금이 없는 접촉층 상에 배치되는 알루미늄계층을 포함한다.
일 양태에서, 상기 금이 없는 접촉층은 III족-N 반도체층과 직접 접촉하고, 상기 금이 없는 접촉층 및 알루미늄계층은 III족-N 반도체층과 오믹 접촉을 형성하기 위해 660도 미만의 온도에서 III족-N 반도체층을 어닐링할 수 있는 물리적인 어닐링 특성을 갖는다.
일 양태에서, 상기 전극 접촉은 다중층 전기 접촉 구조체 및 다중층, 전기적 접촉 구조체와 전기적으로 연결되고, 전극 접촉은 소스, 드레인 또는 게이트 전극 구조체를 제공한다.
일 양태에서, 상기 전극 접촉은 금이 없는 전극 접촉이다.
일 양태에서, 반도체 구조체의 제조방법이 제공된다. 상기 방법은, 기판 상에 배치되는 III족-N 반도체층을 갖는 기판을 제공하는 단계; 상기 III족-N 반도체층과 접촉하는 다중층, 전기 접촉 구조체를 형성하는 단계로, 상기 전기 접촉 구조체는 상기 III족-N 반도체층과 접촉하는 금이 없는 접촉층; 상기 접촉층과 전기적으로 연결되는 금이 없는 전기 전도성 에칭 저지층;을 포함하는, 단계; 및 기판을 통해 상기 에칭 저지층으로 통과하는 전기 전도성 비아를 형성하는 단계;를 포함한다.
일 양태에서, 상기 접촉층은 상기 III족-N 반도체층과 직접 접촉하여 형성되고, 상기 접촉층 및 알루미늄계층은 상기 III족-N 반도체층과 오믹 접촉을 형성하기 위해 660도 미만의 온도에서 어닐링된다.
일 양태에서, 상기 반도체 구조체는 III족-N 반도체층; 및 금속 규화물을 포함하는 전기 접촉 구조체를 갖도록 제공되고, 금속 질화물은 III족-N 반도체층과 오믹 접촉한다.
일 양태에서, 전기 접촉 구조체와 III족-N 반도체층 사이에 오믹 접촉을 형성하는 단계를 포함하고, 이 단계는 전기 접촉 구조체의 제1 금속과 III족-N 반도체층 사이에 금속 질화물을 형성하고, 전기 접촉 구조체의 제2 금속을 제1 금속 및 III족-N 반도체층의 상부면에 확산시키는 단계를 포함하고, 전기 접촉의 제3 금속 또는 금속 질화물과 서로 혼합되는 단계를 억제하는 것을 포함하는, III족-N 층과 접촉하는 전기 전도성 오믹 접촉을 형성하는 방법이 제공된다.
일 양태에서, 서로 혼합되는 것을 억제하는 단계는, 오믹 접촉의 금속 질화물 또는 제3 금속의 적층 전에 오믹 접촉 형성 동안 전기 접촉 구조체의 제1 및 제2 금속을 형성 및 어닐링하는 단계를 포함한다.
일 양태에서, 서로 혼합되는 것을 억제하는 단계는, 전기 접촉 금속 적층 공정 동안 전기 접촉 구조체의 금속 질화물 또는 제3 금속과 제2 금속의 사이에 부분적으로 산화된 중간층을 형성하는 단계를 포함한다.
일 양태에서, 서로 혼합되는 것을 억제하는 단계는, 전기 접촉 구조체 금속 적층 공정 동안 금속 질화물로서 제3 금속을 형성하는 단계를 포함한다.
일 양태에서, 기판; 상기 기판의 상부면 상에 III족-N층으로, 상기 III족-N층은 III족-N층에서 기판의 상부면으로 통과하는 윈도우를 갖는 것인, III족-N층; 및 상기 III족-N층과 오믹 접촉하고 기판의 상부면 상에, 상기 윈도우 내에 배치되는 전기 접촉 구조체;를 포함하는 반도체 구조체가 제공된다.
일 양태에서, 기판; 상기 기판의 상부면 상의 III족-N층으로, 상기 III족-N층은 III족-N층에서 기판의 상부면으로 통과하는 윈도우를 가지며, 이러한 윈도우는 상기 III족-N층의 측벽을 노출시키는 것인, III족-N층; 및 상기 III족-N층의 노출된 측벽과 오믹 접촉하고, 상기 윈도우 내에 배치되는 전기 접촉 구조체;를 포함하는 반도체 구조체가 제공된다.
일 양태에서, 에칭 저지층은 알루미늄, 니켈, 몰리브덴, 플래티넘, 또는 알루미늄을 포함한다.
일 양태에서, 전기 접촉 구조체는 Al과 Ta, Ti, TiN, Pt, Ni, Si, AlSi, W, 또는 Mo의 둘 이상의 층 스택을 포함한다.
일 양태에서, 전기 접촉 구조체는 금속 규화물을 포함한다.
일 양태에서, 전기 접촉 구조체는 CoSi2 또는 NiSi인 금속 규화물을 포함한다.
일 양태에서, 금속 규화물은 III족-N 반도체층 내에서 리세스된다(recessed).
일 양태에서, III족-N 반도체층; III족-N 반도체층과 오믹 접촉하는 소스 구조체 및 드레인 전기 접촉 전극 구조체; 상기 III족-N 반도체층과 접촉하고, 상기 소스 전극 구조체와 드레인 전극 구조체 사이에 배치되는 게이트 전극 구조체를 포함하고, 각각의 소스 전극 구조체, 드레인 전기 접촉 전극 구조체 및 게이트 전극 구조체는 전기 접촉 구조체 및 상기 전기 접촉 구조체 상의 전극 접촉을 포함하고, 상기 전극 접촉의 각각은 유사한 물질로 이루어진 반도체 구조체가 제공된다.
일 양태에서, 전극 접촉은 금이 없는 전기 전도성 물질이다.
일 양태에서, 전극 접촉의 각각은 라이너 및 상기 라이너 상에 배치되는 금이 없는 전기 전도성 물질을 포함한다.
일 양태에서, 전극 접촉은 동일 평면 상의 상부면을 갖는다.
일 양태에서, III족-N 반도체층; 상기 III족-N 반도체층과 오믹 접촉하는 소스 전극 구조체 및 드레인 전극 구조체; 상기 III족-N 반도체층과 접촉하고, 소스 전극 구조체와 드레인 전극 구조체 사이에 배치되는 게이트 전극 구조체를 포함하고, 각각의 소스 전극 구조체, 드레인 전극 구조체 및 게이트 전극 구조체는 전기 접촉 구조체 및 상기 전기 접촉 구조체 상의 전극 접촉을 포함하고, 상기 전극 접촉은 동일 평면 상의 상부면을 갖는 반도체 구조체가 제공된다.
일 양태에서, 전극 접촉의 각각은 금이 없는 전기 전도성 물질을 포함한다.
일 양태에서, 반도체 구조체의 제조방법이 제공되고, 이 방법은, III족-N 반도체층과 오믹 접촉하는 소스 및 드레인 전기 접촉 구조체, 및 상기 III족-N 반도체층과 접촉하고 소스 전기 접촉 구조체와 드레인 전기 접촉 구조체 사이에 배치되는 게이트 전기 접촉 구조체를 갖는 III족-N 반도체층을 제공하는 단계; 및 복수의 전극 접촉을 동시에 형성하는 단계로, 복수의 전극 접촉의 각각은 소스 및 드레인 전기 접촉 구조체 및 게이트 전기 접촉 구조체 중 대응하는 하나 위에 형성되어 전기적으로 연결되는 것인, 단계;를 포함한다.
일 양태에서, III족-N 반도체층을 제공하는 단계; 및 상기 III족-N 반도체층 상에 게이트 전극을 형성하는 단계로, 상기 게이트 전극은 니켈 (Ni), 티타늄 질화물 (TiN), 니켈/탄탈럼 질화물 (Ni/TaN), 니켈/탄탈럼 (Ni/Ta), 니켈/탄탈럼/탄탈럼 질화물 (Ni/Ta/TaN), 니켈/몰리브덴 (Ni/Mo), 티타늄 질화물/텅스텐 (TiN/W), 또는 도핑된 금속 규화물(doped metal silicide)을 포함하는 단일 물질 또는 복수의 물질을 포함하는 복수의 층들을 포함하고, 상기 게이트 전극을 형성하는 단계는, 티타늄 질화물 (TiN), 티타늄 질화물/텅스텐 (TiN/W), 또는 도핑된 금속 규화물을 포함하는, 상기 복수의 층들 중 하나 이상을 염소 또는 불소계 에칭 또는 이의 조합을 포함하는 건식 에칭제로 에칭하는 것을 포함하는, 단계;를 포함하는 반도체 구조체의 제조방법이 제공된다.
일 양태에서, 게이트 전극을 형성하는 단계는, 니켈/탄탈럼 질화물 (Ni/TaN), 니켈/탄탈럼 (Ni/Ta) 또는 니켈/탄탈럼/탄탈럼 질화물 (Ni/Ta/TaN)을 포함하는, 상기 복수의 층들 중 하나 이상을 습식 에칭으로 에칭하는 것을 포함한다.
이러한 방식을 이용하여, 기판 비아 (TSV) 에칭 저지 금속층을 통한 실리콘 주조 호환 감산적 패터닝은 전측 금이 없는 금속 상호 접속 접촉 구조체와 후측 에칭된 비아 사이의 웨이퍼의 전측면 상에 배치된다. 니켈 또는 몰리브덴 또는 플래티넘과 같은 금속은 염소계 후측 비아 에칭을 위한 에칭 저지층으로서 사용되지만, 알루미늄은 불소계 에칭을 위한 에칭 저지층으로서 작용할 수 있다. 이러한 금속 에칭 저지층은 상호 접속 구조체의 전-후측 저항에 대한 부정적인 영향을 완화하기 위해 가능한 한 얇다.
일 양태에서, 전기 접촉 구조체는 전기 접촉 구조체의 제3 금속층(서로 혼합되는 것을 억제하는 층) 상에 배치되는 전기 전도성 에칭 저지층을 포함한다. 이러한 양태에서, 전측 가공 및 후측 웨이퍼 박형화(thinning) 후, 후측 비아 홀은 전기 전도성 에칭 저지층 상에서 종결되는 2단계 에칭 공정으로 화학적 건식 에칭을 사용하여 형성된다. 비아 홀 에칭 공정의 첫번째 단계에서, 비아 홀은 건식 불소계 에칭을 사용하여 기판의 하부면의 노출부에서 형성된다. 이러한 불소계 에칭은 III족-N 층 상에서 선택적으로 저지된다. 두번째 단계에서, 비아 홀에서 노출된 III족-N 층의 하부면은 건식 염소계 에칭에 노출된다. 이러한 염소계 후측 비아 홀 건식 에칭은 III족-N 층 및 전기 접촉 구조체를 통해 비아 홀 에칭이 계속되고, 전기 접촉 구조체 금속의 전도성 에칭 저지층 상에서 종결된다.
일 양태에서, 전기 접촉 구조체의 첫번째 3개의 금속 중 하나는 전기 전도성 에칭 저지층이고, 화학적 에칭 단계는, 기판 및 유전체층을 통해 단일 불소계 에칭제로 비아 홀을 형성하는 단계를 포함한다. 이러한 양태에서, 전기 접촉 구조체 적층 전에, III족-N 물질은 비아 홀이 형성되는 III족-N 물질 내의 개방부(구멍)을 형성하기 위해 기판으로 선택적으로 에칭된다. 그 후, 구멍은 기판으로서 불소계 화학 물질로 에칭될 수 있는 유전체 물질로 충전된다. 전기 접촉 구조체, 첫번째 3개의 층들 중 하나는 불소계 화학 물질에 대한 에칭 저지층을 포함하고, 그 후 적층되고, 전측 가공의 나머지가 계속된다. 결과적으로, 후측 가공 동안, 단일 불소계 건식 에칭은 기판 및 구멍 유전체를 통해 전기 접촉 구조체 내에 임베딩되는 에칭 저지층으로 선택적으로 비아 홀을 에칭하는데 사용될 수 있다.
일 양태에서, 전기 접촉 구조체의 첫번째 3개의 금속 중 하나는 전기 전도성 에칭 저지층이고, 화학적 에칭 단계는, 기판층을 통해 단일 불소계 에칭제로 비아 홀을 형성하는 단계를 포함한다. 이러한 양태에서, 전기 접촉 구조체 적층 전에, III족-N 물질은 비아 홀이 형성되는 III족-N 물질 내의 개방부(구멍)을 형성하기 위해 기판으로 선택적으로 에칭된다. 그 후, 전기 접촉 구조체는 구멍으로 적층되고(따라서 구멍의 하부에서 기판을 직접 접촉함), 전측 가공의 나머지가 계속된다. 결과적으로, 후측 가공 동안, 단일 불소계 건식 에칭은 기판을 통해 전기 접촉 구조체 내에 임베딩되는 에칭 저지층으로 선택적으로 비아 홀을 에칭하는데 사용될 수 있다.
본 개시의 하나 이상의 양태의 상세는 첨부 도면 및 하기 설명에 제시된다. 본 개시의 다른 특징, 대상, 및 이점은 상세한 설명 및 도면 및 청구범위로부터 명백해질 것이다.
도 1a는 본 개시에 따라서 전계 효과 트랜지스터(FET), 여기서 고전자 이동 트랜지스터(HEMT)의 개략 단면도이고;
도 1b는 도 1a의 FET의 일부의 개략 평면도이고, 이러한 평면도는 도 1a의 선 1B-1B를 따라 취해지고;
도 2a-2u는 본 개시에 따른 반도체 구조체를 제조하는 다양한 단계에서 반도체 구조체를 제조하는 다양한 단계에서의 개략적인 단면도이고, 도 2u'는 화살표 2U'-2U'로 나타내는 도 2U의 일부의 분해 조립 개략 단면도이고;
도 2D'는 도 2D의 확대된 부분이고, 이러한 확대한 부분은 도 2D의 화살표로 둘러싸이고;
도 3a는 본 개시에 따른 도 2a 내지 2t의 구조체에 사용되는 복수의 게이트 전극 구조체의 일례의 개략 단면도이고;
도 3a'는 도 2a 내지 2t의 구조체에 사용될 수 있는 복수의 게이트 전극 구조체의 일례의 다른 양태의 개략 단면도이고;
도 3b는 본 개시에 따른 도 2a 내지 2u의 구조체에서 소스 및 드레인 전극 구조체로 사용되는 복수의 전극의 일례의 개략 단면도이고;
도 3b'는 본 개시의 다른 양태에 따른 도 2a 내지 2u의 구조체에서 소스 및 드레인 전극 구조체로 사용되는 복수의 전극 구조체의 일례의 개략 단면도이고;
도 4a 및 4a'는 본 개시에 따른 반도체 구조체를 형성하는데 사용되는 저온 어닐링 공정의 이해에 유용한 개략 단면도의 쌍이고;
도 4b 및 4b'는 본 개시에 따른 반도체 구조체를 형성하는데 사용되는 다른 저온 어닐링 공정의 이해에 유용한 개략 단면도의 쌍이고;
도 5a-5c는 본 개시의 다른 양태에 따른 반도체 구조체를 제조하는 다양한 단계에서 개략 단면도이고;
도 5b'는 도 5b의 확대된 부분을 나타내는 개략 단면도이고, 이러한 부분은 도 5b의 화살표 5B'-5B'로 둘러싸이고;
도 5a'는 본 개시의 다른 양태에 따른 반도체 구조체의 개략 단면도이고;
도 6a-6d는 본 개시의 다른 양태에 따른 반도체 구조체를 제조하는 다양한 단계에서 개략 단면도이고;
도 6c'는 도 6c의 확대된 부분을 나타내는 개략 단면도이고, 이러한 부분은 도 6c의 화살표 6C'-6C'로 둘러싸이고;
도 6d'는 본 개시의 다른 양태에 따른 반도체 구조체의 확대된 부분의 개략 단면도이고;
도 7a-7g는 본 개시의 다른 양태에 따른 반도체 구조체를 제조하는 다양한 단계에서 개략 단면도이고;
도 8a-8h는 본 개시의 다른 양태에 따른 반도체 구조체를 제조하는 다양한 단계에서 개략 단면도이고;
도 9a-9e는 본 개시의 다른 양태에 따른 반도체 구조체를 제조하는 다양한 단계에서 개략 단면도이고;
도 10a-10g는 본 개시에 따른 반도체 구조체를 제조하는 다양한 단계에서 도 1-2u의 반도체 구조체에 사용되는 게이트 전극 구조체를 제조하는 다양한 단계에서 개략 단면도이다.
다양한 도면에서 동일한 참조 부호는 동일한 요소를 나타낸다.
도 1a 및 1b를 참조하면, 다중-게이트 전계 효과 트랜지스터(FET)(12), 여기서는 HEMT가 형성된 반도체 구조체(10)가 도시된다. FET(12)는 도 1a에 도시되는 바와 같이, 여기서는, 예를 들어 금이 없는, 게이트 패드(16)에 상호 접속되는 4개의 금이 없는, 핑거형 복수의 게이트 전극 접촉 구조체(141-144); 여기서는, 예를 들어 금이 없는 드레인 패드(20)에 상호 접속되는 2개의 금이 없는 핑거형 복수의 드레인 전극 구조체(181-182); 및 여기서는, 예를 들어 금이 없는 전도성 상호 접속 구조체(24)로 상호 접속되는 복수의 3개의 금이 없는 소스 전극 구조체(221-223);를 포함한다. 이러한 게이트 전극 구조체(141-144), 소스 전극 구조체(221-223) 및 드레인 전극 구조체(181-182)의 개수는 도시된 것보다 많을(또는 적을) 수도 있음을 이해해야 한다. 임의의 경우에, 게이트 전극 구조체(141-144)의 각각은 드레인 전극 구조(181-182)에 대응하는 하나와 소스 전극 구조체(221-223)에 대응하는 하나 사이에 배치되어, 소스 전극 구조체(221-223)에 대응하는 하나와 드레인 전극 구조체(181-182)에 대응하는 하나 사이에 반도체 구조체(10)의 캐리어 흐름을 제어한다. 또한, 2개의 패드(261, 262)가 제공되어, 도시되는 바와 같이 전도성 상호 접속 구조체(24)의 말단에 연결된다. 이러한 패드(261, 262)는 반도체 구조체(10)를 통과하는 각각의 전도성 비아(301, 302)에 의해 반도체 구조체(10)의 하부 상에 형성된 전도층(28)에 연결된다. 도 2a-2t와 관련하여 더욱 상세하게 설명되는 바와 같이, 구조체(10)의 전측 또는 상부측은 다중-게이트 PET(12)을 형성하기 위해 실리콘 주조에서 가공된다.
더욱 구체적으로, 도 2a를 참조하여, 반도체 구조체(10)는 여기서는, 예를 들어 실리콘(Si), 실리콘 카바이드(SiC), 또는 실리콘 온 절연체(silicon on insulator, SOI)를 포함하는 것으로 더욱 상세하게 도시된다. 기판(32)의 상부 위에 III족-N 반도체층(34)의 층은, 여기서는, 예를 들어 기판(32)의 상부면 상에 약 ~1 내지 5 미크론의 두께를 갖는 기판(32)의 상부 상의 III족-N 반도체 층(34)의 층, 그 후 상기 III족-N 반도체 층(34)의 상부면 상에, 예를 들어 약 5 내지 30 nm의 두께를 갖는 알루미늄 갈륨 질화물(AlxGa1 - xN, 식 중 x는 0<x≤1)의 제2의 III족-N 반도체 층(36)을 포함한다. 여기에서 층(34)은 도시되지 않는 결정핵 생성(nucleation) 및 변형 방지층(strain relief layer); 일반적으로 알루미늄 질화물(AlN) 및 알루미늄 갈륨 질화물(AlxGa1 - xN, 식 중 x는 0<x≤1)을 포함하는 GaN 완충(buffer) 구조체인 것으로 이해해야 한다. 도 1a에 도시되는 메사(mesa) 구조를 형성하기 위해 III족-N 반도체층(34) 및 III족-N 반도체층(36)의 일부를 제거하는데 종래의 실리콘(Si) 주조 호환(compatible), 감산적 패터닝(리소그래피 및 에칭) 기술이 사용된다. 그러나, 도 1a의 에칭된 메사 구조체에 의해 제공되는 전기적 절연(electrical isolation)은 이온 주입(에칭 대신에), 여기서는 예를 들어 동일한 마스킹층의 질소에 의해 제공될 수 있음을 주목한다. 이는 평면 구조체를 야기한다. 하기에 설명되는 바와 같이, 구조체(10)는 도 1a 및 1b에서 상기 도시되는 다중-게이트 FET(12)을 형성하기 위해 가공될 것이다. 핑거형 게이트 전극 구조체(141-144), 드레인 전극 구조체(181-182), 및 소스 전극 구조체(221-223)가 메사(11) 상에 있지만, 게이트 패드(16), 드레인 패드(20), 및 2개의 패드(261, 262)는 메사(11)의 밖에 있는 것에 주목한다.
도 2b를 참조하면, 도 2a에 도시되는 구조체의 전측 또는 상부측은 패시베이션층(38), 여기서는 예를 들어, 실리콘 질화물 SiNx로 코팅된다. 패시베이션층(38)은 종래의 실리콘(Si) 주조 호환 감산적 패터닝(리소그래피 및 에칭) 기술을 사용하여 가공하여, 윈도우(401 및 407)를 갖는 층(38)의 선택된 일부를 통해 윈도우 또는 개방부(401-407)를 형성함으로써, GaN 층(34)의 아래에 있는 표면의 일부를 노출시키고, 여기서 패드(261, 262), 게이트 패드(16) 및 드레인 패드(20)(도 1a 및 1b)가 형성되고, 윈도우(402-406)는 도 2c에 도시되는 바와 같이 소스 전극 구조체(221-223) 및 드레인 전극 구조체(181-182)(도 1a 및 1b)가 형성되는 AlGaN 층(36)의 아래에 있는 일부를 노출시킨다.
도 2d를 참조하면, 전기적 접촉 구조체(421 내지 427)는 구조상 동일하고, 여기서 일례로 전기 접촉 구조체(421)는, (A) 티타늄(Ti) 또는 탄탈럼(Ta)의 하부층(42a); 상기 층(42a) 상에 층(42b), 예를 들어 알루미늄 또는 Si 도핑된 알루미늄(Al1-xSix)(식 중 Si 도핑 x는 일반적으로 ≤0.05임); 및 층(42c), 예를 들어 탄탈럼(Ta) 또는 금속 질화물, 여기서는 예를 들어 티타늄 질화물(TiN)을 갖는 금이 없는 오믹 접촉 구조체(42OC); (B) 오믹 접촉 구조체(42OC) 상에 배치되는 금이 없는 전기 전도성 에칭 저지층(42ES), 여기서는 예를 들어 니켈 또는 몰리브덴 또는 플래티넘; 및 (C) 도 2k와 관련하여 기재되는 금이 없는 전극 접촉, 여기서는 구리 다마스커스 전극 접촉;을 포함하도록 도 3b에 더욱 상세히 도시된다. 에칭 저지층은 이러한 에칭제가 에칭 저지층에 도달하기 전에 에칭되는 물질을 통해 에칭하는 속도보다 특정 에칭제에 대한 속도의 1/2 미만의 속도로 에칭한다는 것에 주목한다. 층(42a, 42b, 42c 및 42ES)은 개방부(401-407)를 통해, 도 2c에 도시되는 구조체의 표면 상에 배치되고; 전기 접촉 구조체(421 및 427)는 2개의 패드(261, 262)에 전기적으로 연결되고(도 1b), 이 패드 상에 배치되며; 전기 접촉 구조체(422, 424, 및 426)는 소스 전극 구조체(221-223)에 전기적으로 연결되고, 이 구조체 상에 배치되며; 전기 접촉 구조체(423 및 425)는 드레인 전극 구조체(181 및 182)에 전기적으로 연결되고, 이 구조체 상에 배치되며, 전기 접촉 구조체(421 및 427)는 GaN 층(34)과 접촉하여 형성되는 것을 주목한다. 적층 후, 오믹 접촉 구조체(42OC)의 층(42a, 42b, 및 42c)은 종래의 실리콘(Si) 주조 호환 감산적 패터닝(리소그래피 및 에칭) 기술을 사용하여 형성된다(구체적으로, 오믹 접촉 구조체(42OC)는 염소계 건식 에칭 화학물질을 사용하여 건식 에칭됨). 그 후, 전기 접촉 구조체(422 내지 426)는 III족-N 반도체층(36), 여기서는 기재되는 어닐링 공정 동안 AlGaN 층과 오믹 접촉하여 형성된다. 여기서, 예를 들어, 전기 접촉 구조체(421 내지 427)는 60 nm 두께보다 더 크다.
더욱 구체적으로, 오믹 접촉 구조체(42OC) 각각은 3가지 금속 스택이고, (a) Ti 또는 Ta의 하부층(42a)(층(42a)을 적층하기 전에 염소 플라즈마계 건식 에칭에 의해 구조체(422-426)(도 2d'에 도시되는 바와 같이)에 대한 III족-N 반도체층(36)의 상부로 리세스될 수 있는); (b) 알루미늄계층(42b), 여기서는 예를 들어 알루미늄 또는 Si 도핑된 알루미늄 Al1 - xSix층(42b)(여기서, x는 1 미만이고, 여기서 x는 일반적으로 ≤0.05임); 및 (c) 상부 금속층(42c), 예를 들어 탄탈럼 또는 금속 질화물층(42c), 여기서는 예를 들어 알루미늄계층(42b) 상의 티타늄 질화물(TiN);을 포함한다. 층(42a) 및 층(42c)의 일반적인 두께는 5-30 nm이지만, 층(42b)은 오믹 접촉 3개층 구조체(42OC) 스택으로 선택되는 금속층에 따라 50-350 nm의 범위일 수 있다.
더욱 구체적으로, 최적의 접촉 형상을 유지하고, 오염 제어를 위해, 반도체 오믹 접촉을 형성하기 위해 오믹 접촉 구조체(42OC)의 어닐링은 알루미늄의 용융점 미만(≤ 660 ℃)으로 유지된다. 이러한 저온 어닐링은 일반적으로 정상 상태 온도에서 질소 분위기에서 5분보다 더 걸린다(≥ 5). 더욱 구체적으로, 금속 대 반도체 오믹 접촉 구조체(42OC)의 제1 금속 원소, 여기서는 예를 들어 Ti 또는 Ta 층(42a)은 III족-N면, 여기서는 예를 들어 AlxGa1 - xN 층(36) 상에 직접 적층되거나 접촉하여 배치되고, 오믹 접촉 구조체(42OC)의 오믹 접촉 형성 어닐링(여기서 오믹 어닐링이라고도 함) 동안 주변 온도에서 정상 상태의 어닐링 온도까지 온도 상승 동안 III족-N 물질 계면층(36) 내에서 V족 원소 질소와 반응함으로써 금속 질화물을 형성한다. 선형 온도 상승이 사용될 때, 온도 상승은 일반적으로 ≤15 ℃/sec이지만, 금속 질화물의 형성 시에 III족-N 표면층(36)과 제1 금속층(42a)의 상호 작용을 최적화 하기 위해 계단형 온도 상승 프로파일, 및 혼합 단계 및 선형 상승 프로파일 전체가 사용될 수 있음을 알 수 있다. 다음으로, 제2 저저항 금속, 여기서는 예를 들어 알루미늄층(42b)은 최저 저항 오믹 접촉을 제공하기 위해 ≥ 5분 동안 ≤660 ℃의 정상 상태 어닐링 공정 동안 III족-N 물질(여기서는 층(36))의 표면으로, 및 제1 금속(여기서는 층(42a)), 형성된 금속 질화물로 확산한다. 마지막으로, 제1 금속과 제2 금속, 여기서는 ≤ 660 ℃ 온도에서 III족-N 물질층(36) 및 오믹 접촉을 형성하는 금속 대 반도체 오믹 접촉 구조체(42OC)의 층(42a 및 42b) 사이의 상호 작용의 양을 최대화하기 위해서, 둘 중 상부층(여기서는 층(42b))과 접촉하고, 2개의 층(여기서는 층(42a 및 42b)) 상에 배치되는 임의의 제3 금속층(금속 질화물 또는 금속, 여기서는 층(42c))과 서로 혼합을 억제할 필요가 있다.
제3 층(여기서는 층(42c))을 갖는 오믹 접촉 구조체(42OC)의 첫번째 2개의 층(여기서는 층(42a 및 42b))이 혼합되는 것을 억제하는 것은 몇 가지 방법으로 수행될 수 있다: 첫째, 제3 금속 적층(여기서는 층(42c)) 전에 (산화된 계면의 건식 에칭, 습식 에칭, 또는 인시투 건식 스퍼터 제거에 의해) 임의의 산화된 계면의 후속 제거와 함께 제1 및 제2 금속(층(42a 및 42b))의 2층 스택으로서 오믹 접촉 구조체(42OC)를 적층하고, 오믹 접촉 구조 (42OC)를 어닐링함으로써 달성될 수 있다; 둘째, 오믹 접촉 구조체(42OC)의 전체 3개의 금속층(42a, 42b 및 42c)이 오믹 접촉 구조체(42OC)의 오믹 어닐링 전에 적층되는 경우에, 다음 두가지 방법 중 하나는 오믹 접촉 구조체(42OC)와 III족-N 반도체층(36) 사이의 저온(≤660 ℃) 오믹 접촉을 형성하기 위해 사용될 수 있다: 첫번째 방법에서, 도 4a를 참조하면, 오믹 접촉 구조체(42OC)의 금속 질화물층(예를 들어, TiN 또는 TaN, 여기서는 층(42c))은 제2 알루미늄층(42b)과 접촉하여 배치되어 ≤660 ℃에서 어닐링 동안 층(42b)과 서로 혼합되는 것을 방지하고, 금속층(42a)은 어닐링 후 오믹 접촉 구조체(42OC)를 형성하는 도 4a'(어닐링 후에 층(42a)의 일부 비합금 부분, Un-L이 존재할 수 있고, 금속 질화물 중간층은 불연속적일 수 있음을 주목한다)에 도시된 바와 같이 층(42a)과 III족-N 층(36) 사이에 형성되는 금속 질화물 계면층 a, ILa와 함께 III족-N 층(36) 및 금속층(42b)과 합금화되고; 두번째 방법에서, (및 도 4b를 참조하면) 박형(~1-10 nm 두께)의 부분적으로 산화된 제2 금속(여기서 알루미늄층(42b)) 또는 제3 금속(여기서는 Ta, TiN, 또는 TaN 층(42c)) 또는 이들의 조합, 중간층 b, ILb는 오믹 접촉 구조체(42OC)의 오믹 어닐링 또는 오믹 접촉 구조체(42OC) 적층 공정 동안 적층 및/또는 어닐링 장치에 사용되거나 의도적으로 도입되는 가스 내에 존재하는 산소와 반응함으로써 형성된다. 이러한 부분적으로 산화된 금속 중간층 ILb는 제2 금속층(여기서는 알루미늄층(42b))과 제3 금속 또는 금속 질화물층(여기서는 Ta, TiN, 또는 TaN 층(42c)) 사이에 또는 도 4b'에 도시되는 바와 같이 어닐링 후 오믹 접촉 구조체(42OC')를 형성하는 ≤660 ℃에서의 어닐링 동안 서로 혼합되는 것을 억제하는 제2 알루미늄층(42b)과 접촉하여 형성된다. 다른 방법으로, 두번째 방법(도 4b 및 도 4b')에서, 제3 금속층(42c)(금속 질화물 또는 금속)은 금속 적층 및/또는 어닐링 공정 동안 산화물 중간층 ILb의 형성에 의해 층(42b)이 서로 혼합되는 것을 억제하고, 산화물 중간층 ILb은 층(42b)과 층(42c) 사이에 형성되고, 금속층(42a)은 III족-N층(36) 및 금속층(42b)과 합금화되고, 금속 질화물 중간층 ILa은 층(42a)과 III족-N 층(36) 사이에서 형성된다(어닐링 후 층(42a)의 일부 비합금화된 부분 Un-L이 존재할 수 있음을 주목한다). 따라서, 일 양태에서(도 4b 및 4b'), 서로 혼합되는 것은 전기 접촉 구조체 금속 적층 및/또는 오믹 어닐링 공정 동안 오믹 접촉 구조체(42OC)의 제2 금속과 제3 금속 사이에 부분적으로 산화된 중간층 ILb를 형성함으로써 억제된다. 첫번째 방법에서(도 4a 및 4a'), 서로 혼합되는 것은 층(42c)으로서 금속 또는 금속 질화물층을 형성함으로써 억제된다.
또한, 금속 대 반도체 오믹 접촉 저항의 최적화는 상기 언급된 바와 같이 오믹 접촉 구조체에 소량의 실리콘 도펀트를 첨가함으로써 얻어질 수 있다. 실리콘은 전자 빔 증착 및 스퍼터링과 같은 복수의 방법에 의해 적층될 수 있다. 실리콘은 오믹 접촉 구조체(42OC) 내에서 분리층으로서 (실리콘 스퍼터링 타겟의 스퍼터링에 의해 또는 전자 빔 증착에 의해) 또는 순수한 타겟을 공동-스퍼터링 함으로써 다른 층으로 실리콘을 혼합함으로써(여기서는 예를 들어 실리콘 및 알루미늄) 또는 Si 도핑된 타켓을 스퍼터링함으로써(여기서는 예를 들어 Si 도핑된 알루미늄 Al1-xSix 층(42b), 식 중에서 Si 도핑, x는 일반적으로 ≤0.05임) 적층될 수 있다.
따라서, 저온에서 오믹 접촉 형성 어닐링은 다음과 같이 요약될 수 있다: 주변 온도에서 정상 상태의 온도까지 어닐링 공정의 온도 상승 상태 동안 오믹 접촉 구조체(42OC)의 제1 금속을 갖는 금속 질화물, 여기서는 층(42a)을 형성하고; 전기 접촉 구조체의 제2 금속, 여기서는 층(42b)은 제1 금속으로 확산되고, III족-N 반도체층, 여기서 층(36)의 상부면으로 확산되어, III족-N 층(36)과 오믹 접촉 구조체(42OC)의 계면에 형성되는 오믹 접촉의 저항을 감소시키고; III족-N 반도체층(36)과 접촉하는 제1 금속, 및 오믹 접촉층(42b)의 제2 금속은 오믹 어닐링 공정 동안 오믹 접촉층(42c)의 제3 금속(또는 금속 질화물)과 서로 혼합되는 것이 억제되고; 제1 금속 및 제2 금속 및 제3 금속(금속 질화물 또는 금속)은 오믹 접촉 형성 어닐링 공정 동안 용융점 미만으로 유지된다. 첫번째 2개의 금속(층(42a) 및 (42b))과 제3 금속(층 42c)이 서로 혼합되는 것을 억제하는 것은 저온에서 III족-N 계면과 첫번째 2개의 금속의 상호 작용을 간접적으로 향상시켜, 더 낮은 접촉 저항을 가능하게 한다. 상기 기재된 어닐링 공정 후, 전기 전도성 에칭 저지층(42ES), 여기서는 예를 들어 니켈, 몰리브덴 또는 플래티넘은 도 3b에 도시되는 바와 같이 층(42c) 상에 배치된다.
도 2e를 참조하면, 도 2d에 도시되는 구조체의 표면은 도시되는 바와 같이 유전체층(44), 여기서는 SiNx로 코팅된다.
도 2f를 참조하면, 개방부 또는 윈도우(46)는 도시되는 바와 같이 핑거형 게이트 전극 구조체(141-144) (도 1a 및 1b)가 형성되는 III족-N 반도체 층(36)의 일부를 노출시키기 위해 임의의 종래의 실리콘(Si) 주조 호환 리소그래피 및 에칭 가공 기술을 사용하여, 여기서 이 양태에서, III족-N 반도체층(36), 여기서는 AlGaN 층과 쇼트키 접촉하는 층(44) 내에 형성된다.
도 2g를 참조하면, 도 3a에 더욱 상세히 설명되는 핑거형 게이트 전극 구조체(141-144)(도 1a 및 1b)는 도시되는 바와 같이, 실리콘(Si) 주조 호환 리소그래피 및 에칭 공정을 이용하여 개방부 또는 윈도우(46)를 통해 형성된다. 더욱 구체적으로, 및 게이트 전극 구조체(141-144)의 각각은 구조가 동일하고, 이들의 예로, 여기서 게이트 전극 구조체(141)는 하기를 포함하는 것으로 도 3a에 상세히 도시된다: (A) 게이트 금속층(14a)을 갖는 게이트 전기 접촉 구조체(14GC), 여기서는 AlGaN 반도체층(36)과 쇼트키 접촉하는 단일 물질 또는 복수의 물질, 예를 들어 니켈(Ni), 티타늄 질화물(TiN), 니켈/탄탈럼 질화물(Ni/TaN), 니켈/탄탈럼(Ni/Ta), 니켈/탄탈럼/탄탈럼 질화물(Ni/Ta/TaN), 니켈/몰리브덴(Ni/Mo), 티타늄 질화물/텅스텐(TiN/W), 또는 도핑된 규화물; 및 (B) 도 2k와 관련하여 기재되는 금이 없는 전극 접촉, 여기서는 구리 다마스커스 전극 접촉. 종래의 실리콘(Si) 주조 호환, 감산적 패터닝 기술을 이용하여 형성된 게이트 금속층(14a)은 여기서 III족-N 반도체층(36)과 쇼트키 접촉을 형성하는 쇼트키 접촉 금속이고; 게이트 전기 접촉 구조체(14GC)는 금속 절연 게이트 HEMT (MISHEMT)를 형성하도록 도 3a에 도시되는 바와 같이 III족-N 반도체층(36)과 게이트 금속층(14a) 사이에 배치되는 박형(일반적으로 ~2-10 nm)인 유전체층(14b), 예를 들어 알루미늄 산화물(Al2O3)을 가질 수 있음을 주목한다. 게이트 금속층(14a)은 인접한 드레인 전극 구조체의 방향으로 지시되는 오버행 부분(15)을 갖는 전계판 구조를 형성하도록 도 3a'에 도시되는 바와 같이 감마형(γ형)이거나 도시되는 바와 같이 T형일 수 있음을 주목해야 한다.
쇼트키 게이트 금속층(14a)을 포함하는 금속 또는 금속 질화물의 건식 에칭은 일반적으로 염소계(예를 들어, Ni 및 TiN을 에칭하기 위해) 또는 불소계(예를 들어, Mo, TiN, W, Ta, 및 TaN을 에칭하기 위해) 또는 이들의 조합(예를 들어, TiN, W, Ta, 및 TaN를 에칭하기 위해)일 수 있음을 주목한다. 그러나, Ni이 쇼트키 게이트 금속층(14a)에 사용되는 경우, 휘발성 에칭 부산물의 부족 때문에 건식 에칭이 꽤 어려울 수 있다. 따라서, 니켈 건식 에칭, 여기서는 예를 들어 염소(Cl2) 및 아르곤(Ar) 가스 혼합물의 에칭은 주로 물리적인 에칭(스퍼터링) 및 비화학적인 에칭이다. 지배적으로 물리적인 건식 에칭은 아래에 있는 층들에 불량한 에칭 선택성을 갖기 때문에, 쇼트키층(14a)을 포함하는 Ni을 건식 에칭하는 것은 일부 경우에, 여기서는, 예를 들어, 쇼트키 게이트 금속층(14a)에서의 Ni과 패시베이션층(38)에서의 유전체의 두께가 거의 동일한 경우에 패시베이션층(38)으로 허용 가능하지 않은 과도한 에칭을 초래할 수 있다. 이러한 경우에, 희생적 유전체층(도시되지 않음), 여기서는 예를 들어 실리콘 다이옥사이드(SiO2)는 쇼트키 게이트 금속층(14a)의 오버행 부분(15)과 패시베이션층(38) 사이에 적층될 필요가 있을 수 있다.
Ni을 포함하는 쇼트키 게이트 금속층(14a)을 에칭하는 다른 방법은 존재하는 경우에 상부 금속(여기서는, 예를 들어, TaN, Ta, Mo 또는 이들의 조합)에 대한 건식 에칭 및 Ni 층에 대한 습식 에칭(여기서는, 예를 들어, HF, H3PO4, HNO3, 또는 H2SO4 계 또는 이들의 조합)을 적용하는 것이다. 상부 금속층에 매우 선택적이도록 쇼트키 금속층(14a)의 Ni 습식 에칭제를 선택하는 것은 중요하다(하기 도 10c-10g의 설명에서와 같이 사용되는 하부 쇼트키 금속층이 14a'가 되고, 상부 쇼트키층이 14a"가 되는 경우). 추가로, 마스킹된 쇼트키 게이트 금속층(14a) 특징부(여기서 언더컷(undercut)이라고도 하는) 아래에 있는 니켈의 의도되지 않은 제거는 공정으로부터 얻어지는 게이트 치수가 반복 가능하고, 게이트가 의도하는 바와 같이 기능하도록 최소화되어야 한다. 결과적으로, 쇼트키 금속층(14a)에 의해 마스킹된 특징부 크기의 전체 폭이 수축함에 따라, 쇼트키 게이트 금속층(14a)의 니켈층의 두께는 언더컷을 최소화하도록 수축할 것이다. 쇼트키 게이트 금속(14a)에 의해 정의되는 바와 같이 1 미크론 미만(≤ 1 ㎛)의 특징부 크기에 있어서, 쇼트키 접촉 게이트 금속층(14a)의 적층된 Ni의 두께는 여기서는 예를 들어 ≤ 100 nm일 것이다.
게이트 전극 구조체(141-14-4)의 형성은 도 10a-10g와 관련하여 더욱 상세히 도시된다. 따라서, 도 2e 및 2f와 관련하여 상기 기재되는 바와 같이, 도 10a에 도시되는 유전체층(44), 여기서는 SiNx 및 도 10b에 도시되는 층(44) 내에 개방부 또는 윈도우(46)를 형성한 후, 제1 게이트 금속 또는 쇼트키 접촉 금속층(14a'), 여기서는 예를 들어 Ni 또는 TiN은 유전체층(44) 상에, 도 10c에 도시되는 AlGaN층(36)의 노출부 상의 윈도우(46)를 통해 적층된다. 다음으로, 제2 게이트 금속층(14"a)은, 예를 들어 도 10c에 도시되는 바와 같이 제1 게이트 금속 또는 쇼트키 접촉층, 여기서는 TaN, Ta, Mo, 또는 W 상에 적층된다.
다음으로, 포토레지스트 또는 하드 마스크(45)는 도 10d에 도시되는 바와 같이 윈도우(46)와 일치하는 제2 게이트 접촉 금속(14"a)의 표면의 일부 위에 형성된다. 마스크에 의해 노출되는 제2 게이트 접촉 금속(14"a)의 일부는 도 10e에 도시되는 바와 같이 건식 에칭을 이용하여 제거된다. 다음으로, 동일한 마스크(45)를 이용하여, 도 10f에 도시되는 바와 같이 제1 게이트 접촉 또는 쇼트키 접촉 금속(14'a)의 노출된 부분을 제거하는데 건식 또는 습식 에칭이 사용된다. 그 후, 마스크(45)는 도 10g에 도시되는 바와 같이 제거된다.
쇼트키 게이트 금속층(14a)의 형성 후, 도 2k에 도시되는 바와 같이 상기 전극 접촉, 여기서는 구리 다마스커스 전극 접촉(541-5411)의 형성과 함께 가공이 계속되고; 이들의 예로, 여기서는 전극(542)이 도 3a에서 상세히 도시된다. 각각의 구리 다마스커스 전극 접촉(541-5411)의 형성은 도 2i에 도시되는 바와 같이 2개의 유전체층(여기서는 SiNx 층(48) 및 SiO2 층(50))의 적층이 일어나는 것에 주목한다. 제1층(48), 여기서는 SiNx는 확산 배리어(구리가 그 아래에 배치될 때) 및 에칭 저지층으로서 작용한다. 제2 층, 여기서 SiO2 층(50)은 제1 층(48), 여기서는 SiNx로 선택적으로 에칭된 후, 게이트 금속층(14a)이 드러나도록 에칭하여, 금이 없는 물질, 여기서는 구리가 이어서 적층되는 곳으로 트렌치를 형성한다.
일반적으로, 구리 다마스커스 전극 접촉(541-5411)은 제2 유전체층에 형성되는 트렌치로 구리 도금을 용이하게 하기 위해 우선 박형 금속 씨드층(일반적으로 Ta/Cu, Ta/TaN, 또는 TaN/Cu 및 ≤ 100 nm)을 스퍼터링 함으로써 형성된다. 또한, 씨드층은 구리 확산 배리어 및 유전체에의 접착층으로서 기능하는 것에 주목한다. 그 후, 트렌치의 과도한 구리 과충전은 화학 기계적 연마(CMP)로 제거되고, 이는 트렌치 뒤에 배치되는 금속만을 남김으로써 금속 상호 접속을 정의한다. 다른 구리 다마스커스층이 첨가됨에 따라, 이러한 공정은 이하에 논의되는 바와 같이 반복된다. 따라서, 다마스커스 전극 접촉(541-5411)은 동일 평면 상의 상부면을 갖는다.
도 2h를 참조하고, 이전 단락에 기재된 다마스커스 공정을 시작하면, 유전체층(48), 여기서는 예를 들어 SiNx는 도 2g에 도시되는 구조체의 표면 상에 적층된다. 도 2i를 참조하면, 제2 유전체층(50), 여기서는 예를 들어 SiO2는 층(48) 상에 배치되고, 층(50) 및 층(48)의 선택된 부분을 통해 윈도우(52)를 형성하기 위해 종래의 실리콘(Si) 주조 호환 리소그래피 및 에칭 기술을 이용하여 패터닝하여, 소스, 드레인 및 게이트 전극(541-5411)의 동시 형성에 대해 도 2j에 도시되는 바와 같이 전기 접촉 구조체(421 내지 427)의 상부면 및 핑거형 게이트 전극 구조체(141-144)를 노출시켜, 도 1a와 관련하여 상기 기재되는 게이트 전극 구조체(141-144), 드레인 전극 구조체(181-182), 및 드레인 전극 구조체(221-223)를 완성한다.
도 2k를 참조하면, 초과 금속, 여기서는 Cu를 상기 기재된 다마스커스 공정 중 CMP에 의해 제거된 후, 전극 접촉(541-5411)은 도시되는 바와 같이 전기 접촉 구조체(421 내지 427) 및 핑거형 게이트 전극 구조체(141-144)의 노출된 상부면 상에 형성된다. 전극 접촉(541-5411)의 각각은 구조적으로 동일하다: 소스 또는 드레인 전극 구조체(181-182, 221-223) 각각의 예로 여기서는 소스 전극 구조체(221)에 있어서, 전극 접촉(541-5411)의 예로, 여기서는 전극 접촉(542)이 도 3b에 도시되고, 게이트 전극 접촉, 여기서는 게이트 전극 구조체(141)가 도 3a에 도시된다. 따라서, 도 3a 및 3b에서 더욱 명확히 도시되는 바와 같이, 각각의 전극 접촉(541-5411)은 이 실시예에서 접착제로 라이닝된 하부 및 측면을 갖는 구리의 상부층(54b) 및 구리 확산 배리어층(54a), 여기서는 예를 들어 탄탈럼 또는 탄탈럼 질화물 또는 이들의 조합을 포함한다.
따라서, 드레인 전극 구조체(181-182)의 각각 및 소스 전극 구조체(221-223)의 각각은 III족-N 반도체층(26)과 접촉하는 다중층, 전기 접촉 구조체이고, III족-N 반도체층(26)과 오믹 접촉하는 금이 없는 접촉층(42OC); 상기 금이 없는 접촉층(42OC)과 전기적으로 연결되는 금이 없는 전기 전도성 에칭 저지층(42ES); 및 금이 없는 다마스커스 전극 접촉(542, 544, 546, 548 및 5410) 중 하나를 포함한다. 또한, 게이트 전극 구조체(141-144)의 각각은 금이 없는 게이트 전기 접촉 및 금이 없는 다마스커스 전극 접촉(543, 545, 및 547) 중 하나를 포함한다. 또한, 다마스커스 전극 접촉(542-5410)의 각각은 구조적으로 동일하고, 전체 8개의 다마스커스 전극 접촉(542-5410)은 동시에 형성된다.
도 2l을 참조하면, CMP 후, 유전체층(56), 여기서 실리콘 질화물(SiNx)은 표면 상에 배치된 후, 층(56)은 제2 유전체층(58), 여기서는 산화물층(58), 여기서는 예를 들어 실리콘 다이옥사이드로 커버된다.
도 2m을 참조하면, 층(56 및 58)은 도시되는 바와 같이 소스 전극 구조체(221-223)(도 1b) 및 패드(261 및 262)(도 1b) 상에 형성되어 전극 접촉(541, 542, 546, 5410 및 5411)의 상부를 노출시켜 개방부 또는 윈도우(601-605)를 갖도록 종래의 실리콘 주조 호환 리소그래피 및 에칭 가공 기술을 이용하여 패터닝된다.
도 2n을 참조하면, 상부 전기 상호 접속(621-625)은 각각 종래의 실리콘 주조 호환 가공 기술을 이용하여 윈도우(601-605) 내에 형성되어, 각각 전극 접촉(541-5411 541, 542, 546, 5410 및 5411)에 전기적 연결을 만들고, 그 결과 소스 전극 구조체(221-223)(도 1b) 및 패드(261 및 262)(도 1b)에 전기적 연결을 만든다. 상부 전기적 상호 접속(621-625)의 각각은 전극 접촉(541, 542, 546, 5410 및 5411)의 각각과 동일하게 구성되고, 접착제로 라이닝된 하부 및 측면을 갖는 구리의 상부층(62b) 및 구리 확산 배리어층(62a), 여기서는 예를 들어 탄탈럼(Ta) 또는 탄탈럼 질화물(TaN) 또는 이들의 조합을 포함한다.
도 2o를 참조하면, 유전체층(64), 여기서는 SiNx는 도 2m에 도시되는 구조체에 이어 실리콘 다이옥사이드의 유전체층(66) 상에 형성된다.
도 2p를 참조하면, 윈도우(68)는 상부 전기적 상호 접속(621-625)의 상부를 노출시키도록 층(64, 66)의 선택된 부분을 통해 형성된다.
도 2q를 참조하면, 전도성 상호 접속 구조체(24)(도 1a, 1b)는 상부 전기적 상호 접속(621-625)과 유사하게 형성되고, 접착제로 라이닝된 하부 및 측면을 갖는 구리의 상부층(24b) 및 구리 확산 배리어층(24a), 여기서는 예를 들어 탄탈럼(Ta) 또는 탄탈럼 질화물(TaN) 또는 이들의 조합을 포함한다.
도 2r을 참조하면, 유전체층(70), 여기서는 SiNx는 도 2q에 도시되는 구조체의 표면 상에 형성된다. 추가적인 Cu 기반의 상호 접속층이 필요에 따라 상기 기재된 Cu 상호 접속층과 동일한 방식으로 첨가될 수 있음을 주목해야 한다. 최종 상호 접속층의 첨가 후, 시험 패드층 또는 입력/출력 패드(도시되지 않음)는 각각 다른 회로(도시되지 않음)에 최종 시험 또는 연결을 용이하게 하기 위해 첨가될 수 있다. 이 때 전측 가공이 완료된다.
전측 가공이 완료된 후, 도 2s를 참조하면, 후측 가공이 시작된다. 더욱 구체적으로, 웨이퍼는 도시되지 않는 일시적인 캐리어 상에 아래를 향해 장착되고, 그 후 웨이퍼는 예를 들어 50 또는 100 미크론으로 얇아진다. 이러한 구조체의 노출된 하부면은 전극 접촉(541 및 5411) 하에서 기판(32)의 하부의 일부를 노출하기 위해 마스킹된다. 다음으로, 건식 불소계 에칭, 여기서는 예를 들어 황 헥사플루오라이드(SF6)를 이용하여 SiC 또는 Si 기판(32)의 하부로부터 에칭함으로써 노출된 부분에 비아 홀(72)이 형성된다.
도 2t를 참조하면, 기판(32)의 하부면은 건식 염소 기반 에칭, 여기서는 예를 들어 삼염화 붕소(BCl3) 및 염소(Cl2)의 조합에 노출되어, III족-N 층(34)의 노출부를 통해, 그 후 Ti 또는 Ta 층(42a)의 노출된 내측 부분을 통해, 그 후 알루미늄계층(42b)의 내측 부분을 통해, 그 후 전극 접촉(541 및 5411)의 오믹 접촉 구조체(42OC)의 금속 질화물층(42c)의 노출된 내측 부분을 통해 에칭함으로써 비아 홀(72)(화살표(74)로 나타내는)의 깊이가 계속되고; 그 후, 이러한 에칭은 도시되는 바와 같이 전극 접촉(541 및 5411) 하에서 전기 접촉 구조체(42) 상의 에칭 저지층(42ES)에서 에칭이 저지된다.
다음으로, 도 2u를 참조하면, 도 2t의 구조체의 하부는 기판(32)의 하부 상에, 비아 홀(72)로 배치되는 전도층(28)(도 1a)을 갖는다. 여기서, 예를 들면, 층(28b)은 전도성 비아(301 및 302)(도 1a) 및 접지판 컨덕터(303)를 형성하기 위해 접착제를 갖는 구리 및 구리 확산 배리어층(28a), 여기서는 예를 들어 탄탈럼 또는 탄탈럼 질화물 또는 이들의 조합(도 2u'에 도시되는 바와 같이)이다. 전도성 비아(301 및 302)는 접지판 컨덕터(303)를 전측 금속화층에, 궁극적으로 에칭 저지층(42ES)을 통해 상호 접속 소스 전극 구조체(221-223)로 전극 접촉(541 및 5411)의 하부까지 전기적으로 상호 접속시킨다(도 1a 및 1b). 도전성 비아(301 및 302) 및 접지판(303)이 다른 금속, 여기서는 예를 들어 금(Au) 층(28b), 및 티타늄(Ti) 또는 티타늄/플래티넘(Ti/Pt)층(28a)을 포함하는 층(28)을 가질 수 있는 것으로 이해해야 한다. 이 경우에, 후측 가공은 금이 임의의 오염 문제를 나타내지 않는 영역에서 수행될 것이다.
따라서, 여기서는 도 2a 내지 2u와 관련하여 상기 기재된 양태에서, 전측 가공 및 후측 웨이퍼 박막화(wafer thinning) 후, 후측 비아 홀(72)은 전기 전도성 에칭 저지층(42ES) 상에 종결되는 2단계 에칭 공정으로 화학 건식 에칭을 이용하여 형성된다. 비아 홀 에칭 공정의 첫번째 단계에서, 비아 홀은 건식 불소계 에칭, 예를 들어 6불화 황(SF6)을 이용하여 SiC 또는 Si 기판층(32)의 하부의 노출된 부분에 형성된다. 이러한 불소계 에칭은 갈륨 질화물(GaN) 및 알루미늄 질화물(AlN)과 같은 III족-N 층(34) 상에서 선택적으로 저지된다. 두번째 단계에서, 비아 홀(72)에서 노출된 III족-N 층의 하부면은 건식 염소계 에칭, 예를 들어 삼염화 붕소(BCl3) 및 염소(Cl2)의 조합에 노출된다. 이러한 염소계 후측 비아 홀(72) 건식 에칭은 III족-N 층(34 및 36)을 통해(도 2에 도시되는 실시예에서, "오프(off)" 메사 에칭은 기판층(32)을 통해 에칭 후 III족-N 층(34)을 통해 에칭할 필요가 있음) 금속에서 반도체 전기 접촉 구조체로 비아 홀 에칭을 계속하고, 전도성 에칭 저지층(42ES), 여기서는 예를 들어 니켈 또는 몰리브덴 또는 플래티넘 상에서 종결된다.
도 5a 내지 5c를 참조하면, 여기서 양태는 여기서는 예를 들어 도 5a에서 더욱 상세히 도시되는 바와 같이, III족-N 반도체층(36)과 오믹 접촉하고, 기판(32), III족-N층(34), 및 III족-N 반도체층(36)을 통과하여 구조체(10')의 하부에 형성되는 전도층(28)까지 금이 없는 전도성 비아(301-303)(도 5c)와 상호 접속되는 금이 없는 소스 전극 구조체(221-223)를 제공하기 위해 도시되는 각각 전기 접촉 구조체(422, 424 및 426) 상에 배치되는 전극 접촉(542, 546 및 5410); III족-N 반도체층(36)과 오믹 접촉하고, 금이 없는 드레인(drain) 패드(20)(도 1b) 및 각각 III족-N 반도체층(36)과 쇼트키 접촉되고 게이트 패드(16)(도 1b)에 연결되는 금이 없는 게이트 전극 구조체(141-144) 상에 배치되는 전극 접촉(543, 545, 547 및 549)에 상호 접속되는 금이 없는 드레인 전극 구조체(181, 182)를 제공하기 위해 도시되는 전기 접촉 구조체(423, 및 425) 상에 배치되는 전극 접촉(544, 및 548)을 갖는 복수의 게이트 HEMT FET를 갖는 MMIC 구조체(10')의 일부가 기재된다. 구조체(10')는, 레지스터 R, 여기서는 예를 들어 전극(레지스터 R의 대향하는 말단) R1 및 R2의 쌍을 갖는 탄탈럼 질화물(TaN); 전극 중 하나, R1은 기판(32)을 통과하여 III족-N 층(34)에서 구조체(10')의 하부에 형성되는 금이 없는 전도층(28)으로 전도성 비아(304)(도 5c)에 의해 전극 접촉(5411), 전기 접촉(427) 및 그 후 전도층(28)에 연결되고, 다른 전극 R2는 III족-N 층(34) 상에 배치되는 전기 접촉(428) 상에 배치되는 전극(5412) 상에 배치되고; 및 기판(32)을 통과하여 III족-N 층(34)에서 구조체(10')의 하부에 형성되는 금이 없는 전도층(28)으로 전도성 비아(305)에 상호 접속되고, 전극 접촉(541) 및 전기 접촉 구조체(421)(도 5a)에 의해 형성되는 하부판(C1)을 갖는 캐패시터(c); 상부판(C2), 여기서는 층(54a)으로 라이닝되는 구리층(54b)을 갖는 전기적 상호 접속(54a), 여기서는 예를 들어 탄탈럼 또는 탄탈럼 질화물 또는 이들의 조합; 및 유전체(75), 여기서는 예를 들어 도시되는 바와 같이 상부판(C2)과 하부판(C1) 사이에 배치되는 실리콘 질화물을 포함한다. 마지막으로, 다양한 회로 디자인에서, 캐패시터(C) 및 레지스터(R)은 전도성 비아(30)에 연결될 필요 없다는 것을 주목해야 한다.
캐패시터(C)의 저부판(C1)을 형성하고, 레지스터(R)에 사용되는 구리의 두께는 2가지 이유 때문에 소스 전극 구조체(221, 222 및 223) 및 드레인 전극 구조체(181 및 182)에 사용되는 것보다 두꺼운 것임을 주목한다: 첫째, 다마스커스 가공 동안 형성되는 트렌치는 "오프" 메사(11)(도 1b 및 2a)를 "온(on)" 메사(11) 전기 접촉 구조체(42)에 수직 상호 접속을 가능하게 하기 위해 더 깊게 해야 한다(도시되지 않은 상기 언급된 메사 대신 이온 주입 절연이 평면 구조를 가능하게 하는데 사용되지 않으면). 둘째, 금속 층 적층 동안 형성되는 전체 접촉은 CMP 공정에 기인하여 층의 상부면 상에 동일한 레벨에서 종결된다.
또한, 상기 기재된 전기적 접촉 구조체(421-428)는 도 2a-2t와 관련하여 상기 기재된 동일한 방법으로 형성되는 것에 주목한다. 따라서, 소스 전극 구조체(221, 222 및 223) 및 드레인 전극 구조체(181 및 182)는 III족-N 반도체층(36)과 오믹 접촉하고, 게이트 전극 구조체(141, 142 및 143)는 III족-N 반도체층(36)과 쇼트키 접촉된다.
다음으로, 후측 가공은 도 2s 및 2t와 같이 진행된다. 더욱 구체적으로, 웨이퍼는 도시되지 않지만 일시적인 캐리어 상에 아래를 향해 장착되고, 웨이퍼는 여기서는 예를 들어 50 또는 100 미크론으로 박형화된다. 이러한 구조체의 노출된 하부면은 마스크(78)로 마스킹되고, 도시되는 바와 같이 전기적 접촉 구조체(421, 422, 424, 426 및 427)의 중앙 또는 내부면 부분 하에 배치되는 기판(32)의 하부의 일부를 노출하기 위해 종래의 실리콘 호환 가공 기술을 이용하여 가공된 후, 우선 도 2s와 관련하여 상기 기재된 바와 같이 건식 불소계 에칭, 여기서는 예를 들어 SF6 에칭을 하여 기판(32)의 노출된 부분을 통해 비아 홀(72)을 에칭한 후 건식 염소계 에칭, 여기서는 예를 들어 삼염화 붕소(BCl3) 및 염소(Cl2)의 조합으로 에칭을 하여 III족-N 층(34 및 36)의 노출된 부분을 통해, 그 후 전기 접촉 구조체, 여기서는 전기 접촉 구조체(421, 422, 424, 426 및 427)의 하부면의 전기 접촉 구조체(422)(도 5b')의 예시에서 도시되는 바와 같이 중앙 또는 내측 부분(79IP)을 통해 에칭함으로써 비아 홀(72)의 깊이를 계속한 후, 도 2t와 관련하여 상기 기재된 바와 같이 구조체의 에칭 저지층(42ES)(여기서는 예를 들어 니켈 또는 몰리브덴 또는 플래티넘)에서 저지된다. 전기 접촉 구조체(422, 424, 426)의 하부면의 외측 부분(79OP)은 에칭되지 않고 유지되어, III족-N층(36)과 오믹 접촉하여 유지됨을 주목한다.
다음으로, 도 5c를 참조하면, 마스크(78)는 제거되고, 후측 공정은 도 2u와 관련하여 기재되는 바와 같이 수행된다. 따라서, 도 5b의 구조체의 하부는 도시되는 바와 같이 레지스터의 전극 R1 및 캐패시터 C의 하부판(C1), 소스 전극 구조체(221-223)와 전기적으로 상호 접속하기 위해 노출된 전기 전도성 에칭 저지층(42ES) 상에 전도성 비아(301-305)를 형성하도록 도 2u'와 관련하여 상기 기재된 바와 같이 확장된 비아 홀(72) 상에 및 그 측면 및 하부면 상에 전도층(28)을 갖는다.
여기서 전기 접촉 구조체(42')는 도 5a'에 도시된 바와 같이 단일 오믹 접촉층(42'OC), 여기서는 규화물층, 여기서는 예를 들어 니켈 규화물(NiSi) 또는 코발트 규화물(CoSi2)일 수 있음을 주목한다. 또한, 규화물층 오믹 접촉 구조체(42'OC)는 접촉 저항을 더 개선하도록 도핑될 수 있다. NiSi의 경우에, 예를 들어, 인(P), 비소(As), 안티몬(Sb) 또는 이들의 조합으로 도핑될 수 있다. 오믹 접촉 구조체(42'OC)를 형성하기 위해, Si 및 Ni 또는 Co가 증착되고, 다시 에칭된 후 합금화된다. NiSi의 경우에, 합금 온도는, 여기서 예를 들어 ~450 ℃이다. CoSi2의 경우에, 2단계 어닐링, 여기서는 예를 들어 ~550 ℃, 이후 ~700 ℃가 사용된다. III족-N 층(36)에 우수한 오믹 접촉을 용이하게 하기 위해, 규화물층, 오믹 접촉 구조체(42'OC)는 III족-N 반도체층(36)으로 리세스될 수 있어, 규화물층 오믹 접촉 구조체(42'OC)의 하부면은 III족-N 층(36)의 하부면으로부터 2-20 nm이다. 에칭 저지층(42ES)은 도시되는 바와 같이 오믹 접촉 구조체(42'OC) 상에 배치되는 것을 주목한다. 여기서, 전기 접촉 구조체는 오믹 접촉 구조체(42'OC) 상에 에칭 저지층(42ES)을 갖는 오믹 접촉 구조체(42'OC)를 포함한다.
도 6a-6d를 참조하면, 다른 양태가 기재된다. 여기서, 다시 도 6a에서, 구조체(10")는 기판(32), 여기서는 예를 들어 Si 또는 SiC를 갖는 것으로 도시되고; 기판(32), 여기서는 III족-N 층(32)의 상부 상에 메사형(상기 기재된 바와 같이 에칭 또는 주입 절연에 의해 정의되는), III족-N 반도체층(34)은, 예를 들어 도시되는 바와 같이 기판(32)의 상부면 상에 약 1-5 미크론의 두께를 갖는 갈륨 질화물(GaN)의 층, 및 예를 들어 III족-N 층(34)의 상부면 상에 약 5-30 nm의 두께를 갖는 III족-N 반도체층(36), 여기서는 AlxGa1 - xN이다. 하기에 기재되는 바와 같이, 구조체(10")는 복수의 게이트 HEMT를 형성하기 위해 가공될 것이다. 여기서, 그러나, 구멍(80)은 도 6b 및 6c와 관련하여 기재되는 전기 전도성 비아(90)가 소스 전극 구조체(221-223)(도 1b)와 전기적으로 상호 접속하도록 형성되는 III족-N 층(34 및 36)의 일부에서 종래의 실리콘 주조 호환 감산적 패터닝(리소그래피 및 에칭) 기술, 여기서는 예를 들어 삼염화 붕소(BCl3) 및 염소(Cl2) 건식 에칭의 조합을 이용하여 에칭된다.
도 6b를 참조하면, 구멍(80)은 불소 함유 가스, 여기서는 예를 들어 SiNx, SiO2, 몰리브덴 또는 폴리실리콘 또는 이의 조합으로 건식 에칭될 수 있는 금속 물질(82) 또는 유전체 또는 반도체로 충전된다. 구조체는 전기 접촉 구조체(42"1-42"5)를 형성하기 위해 도 2b-2k와 관련하여 상기 기재된 것과 같이 가공되고; 여기서 전기 접촉 구조체(42"1-42"5)는 도 2a-2u와 관련하여 상기 기재된 에칭 저지층(42ES)과 같은 절연된 에칭 저지층을 포함하지 않는 것을 주목하고; 대신 이 양태에서, 전기 접촉 구조체(42"1-42"5)의 오믹 접촉 구조체(42"OC)의 알루미늄 또는 Si 도핑된 알루미늄 Al1 - xSix 층(42b)(여기서 Si 도핑, x는 일반적으로 ≤ 0.05임)은 에칭 저지층으로서 도 6b와 관련하여 기재되는 것과 같은 기능을 한다. 전극 접촉(541, 543, 545, 547 및 549)은 각각 도시되는 바와 같이 오믹 접촉 구조체(42OC1-42OC5)의 상부 상에 배치된다. 전기 접촉 구조체(42"1, 42"3 및 42"5)는 소스 전극 구조체(221-223)에 대한 것이고, 전기 접촉 구조체(42"2 및 42"4)는 드레인 전극 구조체(181, 182)(도 1b)이다. 전기 접촉 구조체(42"1, 42"3 및 42"5)는 반도체 또는 유전체 또는 금속 물질(82)의 표면적보다 표면적이 크고, 전기 접촉 구조체(42"1, 42"3 및 42"5)의 외측면 일부는 도시되는 바와 같이 III족-N 반도체층(36)과 오믹 접촉하는 것을 주목한다. 게이트 전극 구조체(141-144)는 도시되는 바와 같이 III족-N 반도체층(36)과 쇼트키 접촉되고, 도시되는 바와 같이 그 위에 전극 접촉(542, 544, 546, 및 548)을 갖는다.
전기 접촉 구조체(42"1-42"5)의 오믹 접촉 구조체층(42a, 42b, 및 42c) 및 전극 접촉은, Ti 또는 Ta의 하부층(42a)(III족-N 반도체층(36)의 상부 표면 부분으로 리세스될 수 있는); 알루미늄계층, 여기서는 알루미늄 또는 Si 도핑된 알루미늄 Al1-xSix 층의 중간층(42b); 및 상기 알루미늄 또는 Si 도핑된 알루미늄 Al1 - xSix 층 상의 탄탈럼 또는 금속 질화물층, 여기서는 예를 들어 탄탈럼(Ta), 탄탈럼 질화물(TaN) 또는 티타늄 질화물(TiN)의 상부층(42c); 및 전기 전도성 금속 상호 접속 접촉, 여기서는 예를 들어 확산 배리어층으로 라이닝되는 측면 및 하부를 갖는 구리를 갖는 전극 접촉(541-549)을 갖는 오믹 접촉 구조체(42OC1-42OC5)와 도 3b와 관련하여 상기 기재되었다. 따라서, 후측 가공과 관련하여, 하기에 더욱 기재되는 바와 같이, 이 양태에서, 절연된 에칭 저지층(42ES)이 존재하지 않고(도 2a-2u와 관련하여 상기 기재되는); 대신 이 양태에서 비아(90)(도 6c)를 형성하기 위해 사용되는 불소 화학 에칭제 때문에, 에칭 저지층은 층(42b), 여기서는 예를 들어 알루미늄(또는 전기 접촉 구조체(42")의 Si 도핑된 알루미늄 Al1 - xSix)에 의해 제공되는 것을 주목한다.
다음으로, 후측 가공은 도 2u에서와 같이 진행된다. 더욱 특히, 웨이퍼는 도시되지 않는 일시적인 캐리어 상에 아래를 향해 장착되고, 웨이퍼는 여기서 예를 들어 50 또는 100 미크론으로 박형화된다. 이러한 구조체의 노출된 하부면은 소스 전극 구조체(221-223) 하에서 기판의 하부의 일부를 노출시키기 위해 마스크(96)(도 6c)에 의해 마스킹된다. 반도체 또는 유전체 또는 금속 물질(82)의 외측 주변부는 마스크(96)에 의해 커버되고; 그 결과 전기 접촉 구조체(42)의 내측 부분(81IP)(도 6c') 하에서, 전기 접촉의 외측 부분(81OP)은 층(36)과 오믹 접촉이 유지되는 것에 주목해야 한다. 다음으로, 비아(90)는 기판 층(32)을 통해 및 물질(82)의 내측 부분(여기서는, 예를 들어 도 6c'에서 SiNx, SiO2, 몰리브덴 또는 폴리 실리콘), Ti 또는 Ta의 하부층(42a)의 내측 부분(81IP)을 통해 비아(90)를 에칭하기 위해 건식 불소계 에칭, 여기서는 예를 들어 SF6을 이용하여 에칭된 후, 불소계 에칭 부산물이 비휘발성인 알루미늄계층(42b)의 내측 부분에서 저지된다. 따라서, 여기서, 추가적인 (절연된) 에칭 저지층(42ES)은 존재하지 않고; 대신 층(42b)이 에칭 저지층으로서 기능을 한다.
다음으로, 도 6d를 참조하면, 도 6c의 구조체의 하부는 도시되는 바와 같이 전기 접촉 구조체(42")의 내측 또는 중앙부와 전기적으로 상호 접속하고, 따라서 소스 전극 구조체(221-223)를 상호 접속하도록 구조체에 대해 도 2u와 관련하여 상기 기재되는 바와 같이 전도성 비아(96)를 형성하기 위해 그 위에, 그 후 연장된 비아 홀(90)의 측면 및 하부면 위에 형성되는 전도층(28), 여기서는 예를 들어 구리 기반의 전도층 및 접지판 컨덕터(95)를 갖는다. 이러한 양태에서, III족-N 물질은 후측 가공 및 비아(90) 형성 전에 도 6a와 관련하여 상기 기재되는 바와 같이 웨이퍼의 전측으로부터 에칭된다. 그 후, 구멍(80)(도 6a)은 불소계 건식 에칭 화학 물질로 에칭될 수 있는 물질층(82)(여기서는 예를 들어 SiNx, SiO2, 몰리브덴 또는 폴리실리콘)으로 충전된다. 비아(90)를 형성하기 위해 에칭될 필요가 있는 층 전체가 기판(32)(실리콘, 실리콘 카바이드(SiC), 실리콘 다이옥사이드(SiO2), 실리콘 질화물(SiNx) 또는 이의 조합) 및 구멍 반도체 또는 유전체 또는 금속 물질(82)(여기서는 예를 들어 SiNx, SiO2, 몰리브덴 또는 폴리실리콘)인 것으로 가정하면, 이들 층은 불소계 에칭제를 사용하여 에칭될 수 있다. 결과적으로, 그 후 불소계 에칭은 전체 비아 에칭 공정에 사용된다.
도 6d'를 참조하면, 다른 양태가 기재된다. 이 양태에서, 비아(96)는 도 6d에서보다 더 넓게 에칭되지만; 여기서 에칭은 알루미늄계층(42b)의 내측 부분에서 저지된다. 따라서, 추가적인 (절연된) 에칭 저지층(42ES)이 존재하지 않고; 대신 층(42b)이 에칭 저지층으로서 기능을 한다. 이 경우에(도 6d'), 비아(90)에 남아 있는 유전체층(82)이 존재하지 않는다(도 6c'에 도시되지 않음).
도 7a-7g를 참조하면, 다른 양태가 도시된다. 여기서, 도 2b에서 도시되는 구조(10'")는 도시되는 바와 같이 윈도우(402-406)가 형성되는 것을 제외하고 도 2c와 관련되어 기재되는 바와 같이 가공된다. 윈도우(402-406)를 형성한 후, 에칭 저지층(42ES'), 여기서는 예를 들어 실리콘 다이옥사이드 또는 SiNx는 윈도우(402, 404, 406)에 의해 노출된 층(36)의 내측 표면 일부 상에 종래의 실리콘(Si) 주조 호환 (감산적) 리소그래피 및 에칭 가공 기술을 사용하여 형성되고; 층(36)의 노출면의 외측면 일부가 에칭 저지층(42ES')의 보이드인 것이 도 7b에서 주목된다. 또는, 도시되지 않지만, 에칭 저지층(42ES')은 윈도우(40) 전체에 의해 노출되는 내측면 일부 상에 형성될 수 있다.
도 7c를 참조하면, 층(42a, 42b 및 42c)은 에칭 저지층(42ES') 상에 형성되고; 층(42a, 42b 및 42c)의 외측 주변부는 층(36)과 직접 접촉되는 것에 주목한다. 따라서, 도 4a, 4a' 및 4b, 4b'와 관련하여 상기 기재되는 어닐링 공정 후, 오믹 접촉은 층(42a, 42b 및 42c)과 III족-N 층(36)의 외측 주변부 사이에 형성된다. 여기서 전기 접촉 구조체(42'''1, 42'''3 , 및 42'''5)는 층(42a, 42b 및 42c)의 상부 위 대신에 층(42a, 42b 및 42c)의 내측 부분 아래에 있는 에칭 저지층, 여기서는 에칭 저지층(42ES')을 포함하는 것을 주목해야 한다. 따라서, 반면에, 도 3b와 관련하여 상기 기재되는 바와 같이, 전기 접촉 구조체(42''')가 층(42c)의 상부 위에(전기 접촉 구조체(42)의 상부 위에) 에칭 저지층(42ES)을 포함하고; 여기서 도 3b'에 도시되는 바와 같이, 도 7a-7f에 사용되는 전기 접촉 구조체(42')의 에칭 저지층(42ES')은 전기 접촉 구조체(42'")의 층(42a)의 내측 또는 중앙 부분 아래에 있다.
또한, 전극 접촉(541-549)은 도시되는 바와 같이 소스 전극 구조체(221-223), 드레인 전극 구조체(181, 182) 및 게이트 전극 구조체(141-144)의 상부층을 동시에 형성하는 것을 주목한다.
도 7d를 참조하면, 전측 가공이 완료된 후에, 도 2s를 참조하면, 후측 가공이 시작된다. 더욱 구체적으로, 웨이퍼는 도시되지 않는 일시적인 캐리어 상에 아래를 향해 장착되고, 웨이퍼는 여기서 예를 들어 50 또는 100 미크론으로 박형화된다. 구조체의 하부면은 에칭 저지층(42ES') 아래에 배치되는 윈도우로 마스킹된다. 에칭제, 여기서는 예를 들어 불소는 도시되는 바와 같이 기판(32)을 통해 비아(102)를 에칭하는데 사용된다.
도 7e를 참조하면, BCl3 및 Cl2와 같은 염소계 에칭제는 비아(102)를 비아(102')로 연장하는데 사용되고; 도시되는 바와 같이, 이러한 에칭은 에칭 저지층(42ES')에서 저지된다. 다음으로, 에칭 저지층(42ES')은 SiO2 또는 SiNx가 에칭 저지층(42ES')으로 사용될 때 불소계인 건식 에칭 화학 물질을 사용하여 비아 홀(102')의 하부로부터 제거된다. 불소계 습식 에칭은 도 7f에 도시되는 바와 같이 SiO2 및 Al2O3 저지층(42ES'), 및 일부 SiNx 층(42ES')을 제거하는데 적합하다.
도 7g를 참조하면, 전도층(28)은 소스 전극 구조체(221-223)를 전기적으로 상호 접속하는 도 2u와 관련하여 상기 기재된 것과 같은 구조체의 하부 상에 형성된다.
도 8a-8f를 참조하면, 소스 전극 구조체 중 하나에 오믹 접촉을 형성하고, 후측 금속화 전도층(28)에 소스 전극 구조체의 연결을 위한 다른 양태가 도시된다. 따라서, 도 8a에 도시되는 바와 같이 AlGaN 층(36)의 상부면 위에 유전체층을 형성한 후, 윈도우(200)는 여기서는 종래의 리소그래피 및 건식 에칭 공정, 여기서는 예를 들어 염소계 에칭제 BCl3 및 Cl2을 사용하여 도 8b에 도시되는 바와 같이 기판(32)의 표면에 유전체층(38), AlGaN층(36)의 아래에 있는 부분, 및 GaN 층(34)을 통해 형성된다.
다음으로, 도 8c를 참조하면, 오믹 접촉 구조체(42OC)의 층(42a, 42b 및 42c)을 갖는 전기 접촉 구조체(42')는 도 2d와 관련하여 상기 기재되는 바와 같이 종래의 리소그래피-에칭 공정을 사용하여 도시되는 바와 같이 순차 적층 및 패터닝되고, 오믹 접촉 구조체(42OC)는 티타늄(Ti) 또는 탄탈럼(Ta)의 하부층(42a); 층(42a) 상의 층(42b), 예를 들면 알루미늄 또는 Si 도핑된 알루미늄 Al1 - xSix(식 중, Si 도핑, x는 일반적으로 ≤0.05임); 및 층(42c), 예를 들면 탄탈럼(Ta) 또는 금속 질화물, 여기서는 예를 들면 티타늄 질화물(TiN). 다음으로, 상기 기재된 어닐링 공정은 오믹 접촉 구조체(42OC)와 AlGaN 층(36)의 측벽 사이에 오믹 접촉 영역(110)(도 8c)을 형성하는데 사용된다. 다음으로, 유전체층(44 및 48)은 도 2f 내지 2h와 관련하여 상기 기재되는 바와 같이 도 8d에 도시되는 바와 같이 형성된다.
다음으로, 다마스커스 공정은 도 8e에 도시되는 바와 같이 도 2i와 관련하여 상기 기재되는 바와 같이 유전체층(50)을 적층함으로써 시작된 후, 이 실시예에서 접착제로 라이닝된 하부 및 측면을 갖는 구리의 상부층(54b) 및 구리 확산 배리어층(54a), 여기서는 예를 들어 도 2i-2l과 관련하여 상기 기재되는 바와 같이 탄탈럼 또는 탄탈럼 질화물 또는 이의 조합을 포함하는 전기적 상호 접속의 형성은 도 8f에 도시되는 바와 같이 여기서는 첨자없이 54로 표시된 상기 기재된 다마스커스 전극 접촉(541-5411)의 예시를 생성한다.
가공은 도 6a-6d와 관련하여 상기 기재되는 바와 같이 후측 가공이 시작된 후 도 2m-2r과 관련하여 상기 기재되는 바와 같이 계속된다. 더욱 구체적으로, 웨이퍼는 도시되지 않는 일시적인 캐리어 상에 아래를 향해 장착되고, 웨이퍼는 여기서 예를 들어 50 또는 100 미크론으로 박형화된다. 이러한 구조체의 노출된 하부면은 소스 전극 구조체 하에서 기판(32)의 하부의 일부를 노출시키기 위해 마스킹된다. 다음으로, 비아(90)는 기판층(32)을 통해, Ti 또는 Ta의 하부층(42a)을 통해 비아(90)를 에칭하기 위해 건식 불소계 에칭, 여기서는 예를 들어 SF6을 이용하여 에칭된 후, 불소계 에칭 부산물이 비휘발성인 알루미늄계층(42b)의 내측 부분에서 저지된다. 따라서, 여기서는 추가적인 (절연된) 에칭 저지층(42ES)이 존재하지 않고; 대신 층(42b)이 도 8g에 도시되는 바와 같이 에칭 저지층으로서 기능을 한다.
다음으로, 도 8h를 참조하면, 도 8g의 구조체의 하부는 도 2s-2u와 관련하여 상기 기재되는 바와 같이 전기 접촉 구조체(42')의 층(42b)과 전기 접촉되는 전도층(28)을 갖는다.
도 9a-9e를 참조하면, 다른 양태가 도시된다. 그 결과, 도 9a에 도시되는 바와 같이 AlGaN 층(36)의 상부면 위에 유전체층(38)을 형성한 후, 윈도우(200)는 여기서는 종래의 리소그래피 및 건식 에칭 공정, 여기서는 예를 들어 염소계 에칭제 BCl3 및 Cl2을 사용하여 도 9b에 도시되는 바와 같이 기판(32)의 표면에 유전체층(38), AlGaN 층(36)의 아래에 있는 부분, 및 GaN 층(34)을 통해 형성된다.
다음으로, 윈도우(202)는 윈도우(200)의 에지 부근에(도 9b에 도시되는 바와 같이) III족-N 반도체층(36)의 표면 부분을 노출하기 위해 유전체층(38)을 측면으로 에칭하는(도 9c에 도시되는 바와 같이) 불소계 건식 에칭제로 부식된다.
다음으로, 도 9d 및 9e에 도시되는 바와 같이, 층(42a, 42b, 44 및 48)은 도 8e 및 8f와 관련하여 상기 기재되는 바와 같이 공정이 계속된 후 도 8c 및 8d와 관련하여 기재되는 바와 같이 형성된다.
본 개시의 다양한 양태가 기재된다. 그럼에도 불구하고, 본 개시의 사상 및 범위로부터 벗어나지 않고 다양한 변형이 이루어질 수 있음이 이해될 것이다. 예를 들어, 금속 대 반도체 오믹 접촉 구조체(42OC')는 Al과 Ta, Ti, TiN, Pt, Ni, Si, AlSi, W, 또는 Mo, 예를 들어 Ta/Al, Ti/Al, Ta/Al/Ta, Ta/ Al1 - xSix /Ta, Ta/Al/TiN Ta/Al/Ni, Ti/Al/Ni, Ta/Al, Ti/Al, Ti/Al/W, Ti/Al/Mo, Ti/Al/Pt 중 둘 이상의 층 스택을 포함할 수 있다. 또한, 도 2j에 도시된 구조체는 전극 접촉(54)을 형성하기 전에 금이 없는 제조 영역으로부터 제거될 수 있고, 이 경우에 전극 접촉은 금일 수 있다.
본 개시 내용에 따른 반도체 구조체는 기판; 상기 기판 상에 배치되는 III족-N 반도체층; 상기 III족-N 반도체층과 접촉하는 다중층, 전기 접촉 구조체로, 상기 전기 접촉 구조체는 상기 III족-N 반도체층과 접촉하는 금이 없는 접촉층; 상기 금이 없는 접촉층과 전기적으로 연결되는 금이 없는 전기 전도성 에칭 저지층을 포함하는 것인, 다중층, 전기 접촉 구조체; 및 상기 기판에서 에칭 저지층으로 통과하는 전기 전도성 비아;를 포함하는 것으로 이해해야 한다. 상기 반도체 구조체는 다음 특징 중 하나 이상을 독립적으로 또는 다음을 포함하는 다른 특징과 조합하여 포함할 수 있다: 다중층, 전기 접촉 구조체는 상기 금이 없는 접촉층 상에 배치되는 알루미늄계층을 포함하고, 상기 금이 없는 접촉층은 상기 III족-N 반도체층과 직접 접촉하고, 상기 금이 없는 접촉층 및 알루미늄계층은 상기 III족-N 반도체층과 오믹 접촉을 형성하기 위해 660도 미만의 온도에서 III족-N 반도체층을 어닐링할 수 있는 물리적인 어닐링 특성을 가지며, 상기 다중층 전기 접촉 구조체에 전기적으로 연결되는 전극 접촉을 포함하고, 상기 다중층 전기 접촉 구조체 및 전극 접촉은 소스, 드레인 또는 게이트 전극 구조체를 제공하고, 상기 전극 접촉은 금이 없는(gold-free) 전극 접촉이고, 상기 에칭 저지층은 알루미늄, 니켈, 몰리브덴, 플래티넘, 또는 알루미늄을 포함하고, 상기 전기 접촉 구조체는 Al과 Ta, Ti, TiN, Pt, Ni, Si, AlSi, W, 또는 Mo 중 둘 이상의 층 스택을 포함하고, 상기 전기 접촉 구조체는 금속 규화물을 포함하고, 상기 금속 규화물은 CoSi2 또는 NiSi이고, 상기 금속 규화물은 III족-N 반도체층 내에서 리세스되고, 상기 규화물은 인(P), 비소(As), 또는 안티몬(Sb)으로 도핑되고, 상기 다중층 구조체는 III족-N 반도체 내에서 리세스된다.
본 개시 내용에 따른 반도체 구조체의 제조방법은 기판 상에 배치되는 III족-N 반도체층을 갖는 기판을 제공하는 단계; 상기 III족-N 반도체층과 접촉하는 다중층, 전기 접촉 구조체를 형성하는 단계로, 상기 전기 접촉 구조체는 상기 III족-N 반도체층과 접촉하는 금이 없는 접촉층; 상기 접촉층과 전기적으로 연결되는 금이 없는 전기 전도성 에칭 저지층;을 포함하는, 단계; 및 기판을 통해 상기 에칭 저지층으로 통과하는 전기 전도성 비아를 형성하는 단계;를 포함하는 것으로 이해해야 한다. 상기 방법은 다음 특징 중 하나 이상을 독립적으로 또는 다음을 포함하는 다른 특징과 조합하여 포함할 수 있다: 상기 다중층 전기 접촉 구조체는 상기 금이 없는 접촉층 상에 배치되는 알루미늄계층을 포함하고, 상기 금이 없는 접촉층은 상기 III족-N 반도체층과 직접 접촉하여 형성되고, 상기 접촉층 및 알루미늄계층은 상기 III족-N 반도체층과 오믹 접촉을 형성하기 위해 660도 미만의 온도에서 어닐링되고, 상기 다중층 전기 접촉 구조체는 다중층 전기 접촉 구조체와 전기적으로 연결되는 전극 접촉을 포함하고, 상기 다중층 전기 접촉 구조체 및 전극 접촉은 소스, 드레인 또는 게이트 전극 구조체를 포함하고, 전극 접촉은 금이 없는 전극 접촉으로 형성된다.
본 개시 내용에 따른 반도체 구조체는 III족-N 반도체층; 및 금속 규화물을 포함하는 전기 접촉 구조체;를 포함하고, 상기 금속 규화물은 III족-N 반도체층과 오믹 접촉하는 것으로 이해해야 한다. 상기 구조체는 전기 접촉 구조체에 전기적으로 연결되는 금이 없는 에칭 저지층; 및 전기 전도성 에칭 저지층과 전기적으로 연결되는 전기 전도성 비아를 포함할 수 있다.
본 개시 내용에 따른 III족-N 층과 접촉하여 전기 전도성 오믹 접촉을 형성하는 방법은, 전기 접촉 구조체와 III족-N 반도체층 사이의 오믹 접촉을 형성하는 단계를 포함하고, 이 단계는 전기 접촉 구조체의 제1 금속과 III족-N 반도체층 사이에 금속 질화물을 형성하고, 전기 접촉 구조체의 제2 금속을 제1 금속 및 III족-N 반도체층의 상부면에 확산시키는 단계를 포함하고, 이 단계는 전기 접촉의 제3 금속 또는 금속 질화물과 서로 혼합되는 것을 억제하는 단계를 포함하는 것으로 이해해야 한다. 상기 방법은 다음 특징 중 하나 이상을 독립적으로 또는 다음을 포함하는 다른 특징과 조합하여 포함할 수 있다: 상기 서로 혼합되는 것을 억제하는 단계는, 오믹 접촉의 금속 질화물 또는 제3 금속의 적층 전에 오믹 접촉 형성 동안 전기 접촉 구조체의 제1 및 제2 금속을 형성 및 어닐링하는 단계를 포함하고, 상기 서로 혼합되는 것을 억제하는 단계는, 제2 금속과 제3 금속 사이에 부분적으로 산화된 중간층을 형성하는 단계를 포함하고, 상기 서로 혼합되는 것을 억제하는 단계는, 전기 접촉 구조체 금속 적층 공정 동안 금속 질화물로서 제3 금속을 형성하는 단계를 포함한다.
본 개시 내용에 따른 반도체 구조체는 기판; 상기 기판의 상부면 상에 III족-N층으로, 상기 III족-N층은 III족-N층에서 기판의 상부면으로 통과하는 윈도우를 갖는 것인, III족-N층; 및 상기 III족-N층과 오믹 접촉하고 기판의 상부면 상에, 상기 윈도우 내에 배치되는 전기 접촉 구조체;를 포함하는 것으로 이해해야 한다.
본 개시 내용에 따른 반도체 구조체는 기판; 상기 기판의 상부면 상의 III족-N층으로, 상기 III족-N층은 III족-N층에서 기판의 상부면으로 통과하는 윈도우를 가지며, 이러한 윈도우는 상기 III족-N층의 측벽을 노출시키는 것인, III족-N층; 및 상기 III족-N층의 노출된 측벽과 오믹 접촉하고, 상기 윈도우 내에 배치되는 전기 접촉 구조체;를 포함하는 것으로 이해해야 한다. 또한, 상기 반도체 구조체는 상기 전기 접촉 구조체에 전기적으로 연결되는 금이 없는 에칭 저지층; 및 전기 전도성 에칭 저지층에 전기적으로 연결되는 전기 전도성 비아;를 포함할 수 있다.
따라서, 다른 양태는 하기 청구범위의 범위 내에 있다.

Claims (29)

  1. 반도체 구조체로서,
    기판;
    상기 기판 상에 배치되는 III족-N 반도체층;
    상기 III족-N 반도체층과 접촉하는 다중층, 전기 접촉 구조체로, 상기 전기 접촉 구조체는 상기 III족-N 반도체층과 접촉하는 금이 없는 접촉층; 상기 금이 없는 접촉층과 전기적으로 연결되는 금이 없는 전기 전도성 에칭 저지층을 포함하는 것인, 다중층, 전기 접촉 구조체; 및
    상기 기판에서 에칭 저지층으로 통과하는 전기 전도성 비아;를 포함하는, 반도체 구조체.
  2. 제1항에 있어서,
    상기 다중층, 전기 접촉 구조체는 상기 금이 없는 접촉층 상에 배치되는 알루미늄계층을 포함하는 것인, 반도체 구조체.
  3. 제2항에 있어서,
    상기 금이 없는 접촉층은 상기 III족-N 반도체층과 직접 접촉하고,
    상기 금이 없는 접촉층 및 알루미늄계층은 상기 III족-N 반도체층과 오믹 접촉을 형성하기 위해 660도 미만의 온도에서 III족-N 반도체층을 어닐링할 수 있는 물리적인 어닐링 특성을 갖는 것인, 반도체 구조체.
  4. 제1항에 있어서,
    상기 다중층 전기 접촉 구조체에 전기적으로 연결되는 전극 접촉을 포함하고,
    상기 다중층 전기 접촉 구조체 및 전극 접촉은 소스, 드레인 또는 게이트 전극 구조체를 제공하는 것인, 반도체 구조체.
  5. 반도체 구조체의 제조방법으로서,
    기판 상에 배치되는 III족-N 반도체층을 갖는 기판을 제공하는 단계;
    상기 III족-N 반도체층과 접촉하는 다중층, 전기 접촉 구조체를 형성하는 단계로, 상기 전기 접촉 구조체는 상기 III족-N 반도체층과 접촉하는 금이 없는 접촉층; 상기 접촉층과 전기적으로 연결되는 금이 없는 전기 전도성 에칭 저지층;을 포함하는, 단계; 및
    기판을 통해 상기 에칭 저지층으로 통과하는 전기 전도성 비아를 형성하는 단계;를 포함하는 것인, 반도체 구조체의 제조방법.
  6. 제5항에 있어서,
    상기 다중층 전기 접촉 구조체는 상기 금이 없는 접촉층 상에 배치되는 알루미늄계층을 포함하는 것인, 반도체 구조체의 제조방법.
  7. 제6항에 있어서,
    상기 금이 없는 접촉층은 상기 III족-N 반도체층과 직접 접촉하여 형성되고, 상기 접촉층 및 알루미늄계층은 상기 III족-N 반도체층과 오믹 접촉을 형성하기 위해 660도 미만의 온도에서 어닐링되는 것인, 반도체 구조체의 제조방법.
  8. 제5항에 있어서,
    상기 다중층 전기 접촉 구조체는 다중층 전기 접촉 구조체와 전기적으로 연결되는 전극 접촉을 포함하고, 상기 다중층 전기 접촉 구조체 및 전극 접촉은 소스, 드레인 또는 게이트 전극 구조체를 포함하는 것인, 반도체 구조체의 제조방법.
  9. 반도체 구조체로서,
    III족-N 반도체층; 및
    금속 규화물을 포함하는 전기 접촉 구조체;를 포함하고, 상기 금속 규화물은 III족-N 반도체층과 오믹 접촉하는 것인, 반도체 구조체.
  10. III족-N 층과 접촉하여 전기 전도성 오믹 접촉을 형성하는 방법으로서,
    전기 접촉 구조체와 III족-N 반도체층 사이의 오믹 접촉을 형성하는 단계를 포함하고, 이 단계는 전기 접촉 구조체의 제1 금속과 III족-N 반도체층 사이에 금속 질화물을 형성하고, 전기 접촉 구조체의 제2 금속을 제1 금속 및 III족-N 반도체층의 상부면에 확산시키는 단계를 포함하고, 이 단계는 전기 접촉의 제3 금속 또는 금속 질화물과 서로 혼합되는 것을 억제하는 단계를 포함하는 것인, III족-N 층과 접촉하여 전기 전도성 오믹 접촉을 형성하는 방법.
  11. 제10항에 있어서,
    상기 서로 혼합되는 것을 억제하는 단계는, 오믹 접촉의 금속 질화물 또는 제3 금속의 적층 전에 오믹 접촉 형성 동안 전기 접촉 구조체의 제1 및 제2 금속을 형성 및 어닐링하는 단계를 포함하는 것인, III족-N 층과 접촉하여 전기 전도성 오믹 접촉을 형성하는 방법.
  12. 제10항에 있어서,
    상기 서로 혼합되는 것을 억제하는 단계는, 제2 금속과 제3 금속 사이에 부분적으로 산화된 중간층을 형성하는 단계를 포함하는 것인, III족-N 층과 접촉하여 전기 전도성 오믹 접촉을 형성하는 방법.
  13. 제10항에 있어서,
    상기 서로 혼합되는 것을 억제하는 단계는, 전기 접촉 구조체 금속 적층 공정 동안 금속 질화물로서 제3 금속을 형성하는 단계를 포함하는 것인, III족-N 층과 접촉하여 전기 전도성 오믹 접촉을 형성하는 방법.
  14. 반도체 구조체로서,
    기판;
    상기 기판의 상부면 상에 III족-N층으로, 상기 III족-N층은 III족-N층에서 기판의 상부면으로 통과하는 윈도우를 갖는 것인, III족-N층; 및
    상기 III족-N층과 오믹 접촉하고 기판의 상부면 상에, 상기 윈도우 내에 배치되는 전기 접촉 구조체;를 포함하는, 반도체 구조체.
  15. 반도체 구조체로서,
    기판;
    상기 기판의 상부면 상의 III족-N층으로, 상기 III족-N층은 III족-N층에서 기판의 상부면으로 통과하는 윈도우를 가지며, 이러한 윈도우는 상기 III족-N층의 측벽을 노출시키는 것인, III족-N층; 및
    상기 III족-N층의 노출된 측벽과 오믹 접촉하고, 상기 윈도우 내에 배치되는 전기 접촉 구조체;를 포함하는, 반도체 구조체.
  16. 제15항에 있어서,
    상기 전기 접촉 구조체에 전기적으로 연결되는 금이 없는 에칭 저지층; 및
    전기 전도성 에칭 저지층에 전기적으로 연결되는 전기 전도성 비아;를 포함하는, 반도체 구조체.
  17. 제1항에 있어서,
    상기 에칭 저지층은 알루미늄, 니켈, 몰리브덴, 플래티넘, 또는 알루미늄을 포함하는 것인, 반도체 구조체.
  18. 제1항에 있어서,
    상기 전기 접촉 구조체는 Al과 Ta, Ti, TiN, Pt, Ni, Si, AlSi, W, 또는 Mo 중 둘 이상의 층 스택을 포함하는 것인, 반도체 구조체.
  19. 제1항에 있어서,
    상기 전기 접촉 구조체는 금속 규화물을 포함하는 것인, 반도체 구조체.
  20. 제19항에 있어서,
    상기 금속 규화물은 CoSi2 또는 NiSi인 것인, 반도체 구조체.
  21. 제19항에 있어서,
    상기 금속 규화물은 III족-N 반도체층 내에서 리세스되는(recessed) 것인, 반도체 구조체.
  22. 제21항에 있어서,
    상기 금속 규화물은 CoSi2 또는 NiSi인 것인, 반도체 구조체.
  23. 제19항에 있어서,
    상기 금속 규화물은 인(P), 비소(As), 또는 안티몬(Sb)으로 도핑되는 것인, 반도체 구조체.
  24. 제23항에 있어서,
    상기 금속 규화물은 CoSi2 또는 NiSi인 것인, 반도체 구조체.
  25. 제23항에 있어서,
    상기 금속 규화물은 III족-N 반도체층 내에서 리세스되는 것인, 반도체 구조체.
  26. 제1항에 있어서,
    상기 다중층 구조체는 III족-N 반도체 내에서 리세스되는 것인, 반도체 구조체.
  27. 제14항에 있어서,
    상기 전기 접촉 구조체에 전기적으로 연결되는 금이 없는 에칭 저지층; 및
    전기 전도성 에칭 저지층에 전기적으로 연결되는 전기 전도성 비아;를 포함하는, 반도체 구조체.
  28. 제4항에 있어서,
    상기 전극 접촉은 금이 없는 전극 접촉인 것인, 반도체 구조체.
  29. 제8항에 있어서,
    상기 전극 접촉은 금이 없는 전극 접촉으로서 형성되는 것인, 반도체 구조체.
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