JP2001203294A

JP2001203294A - 半導体装置用多層配線基板

Info

Publication number: JP2001203294A
Application number: JP2000009481A
Authority: JP
Inventors: Shinichiro Hori; 晋一郎堀; Shigeru Okuno; 茂奥野
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 2000-01-18
Filing date: 2000-01-18
Publication date: 2001-07-27

Abstract

(57)【要約】（修正有）【課題】複数の絶縁体層１３１〜１３５と、複数層の
パターン化された導電層からなる配線層により、多層に
して配線を設けた、半導体装置用（パッケージ用）の多
層配線基板１００で、上記問題に対応できる多層配線基
板を提供する。【解決手段】複数の絶縁体層１３１〜１３５と、複数
層のパターン化された導電層からなる配線層により、多
層にして配線を設けた、半導体装置用（パッケージ用）
の多層配線基板であって、信号配線１２１，１２２に相
似な電源パターン（配線）１２７あるいは信号配線に相
似なグランドパターン（配線）１２５を、絶縁体層を介
して、信号配線に沿うように対をなして、配設してい
る。更に、信号配線に相似な電源パターン（配線）ある
いは信号配線に相似なグランドパターン（配線）は、１
層の絶縁体層を介して、信号配線に相対して、配設して
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の絶縁体層
と、複数層のパターン化された導電層からなる配線層に
より、多層にして配線を設けた、半導体装置用（パッケ
ージ用とも言う）の多層配線基板に関する。

【０００２】

【従来の技術】電子機器の小型化、軽量化等を定常的に
求める市場ニーズと半導体製造技術の発展により、半導
体パッケージも小型化、多ピン化、ファインピッチ化等
が急速に進み、実装の高密度化が飛躍的に発展する時代
に入った。それに伴い、パッケージ用基板も多層化、薄
型化、集積化が進められている。現在、こうした配線基
板の配線部の構造には、マイクロストリップ構造と呼ば
れる、グランド（または電源）プレーン上に絶縁体を挟
んで配線が形成された構造や、電源もしくはグランド配
線を信号配線に対し同一層内において並走させたペア配
線構造などがよく用いられている。これらの構造は、基
板加工の手法（エッチングおよびめっき法）に即した無
理の無い構造であるとともに、電気特性の点からは、近
似的に配線の引き回し方向に垂直な面内にのみ電界、磁
界があり（準ＴＥＭモード）、信号伝送速度の周波数依
存性が少ない低分散性の構造、即ち、信号伝送中に信号
波形が歪み難い構造でもある。そこで、実際の多層配線
基板では、プロセスの簡単化やコスト低下の観点から有
限グランド（電源）プレーンを用いた図６に示すような
マイクロストリップ構造や平衡型ストリップ構造、ペア
配線がよく用いられている。尚、図６中、６１０は信号
配線、６２０は絶縁体層、６３０はグランドプレーン、
あるいは電源プレーンである。

【０００３】このような中、高密度なパッケージ用配線
基板においては、各導電層の信号配線に対し共通のグラ
ンドプレーン層もしくは電源プレーン層を設けるような
マイクロストリップ構造が多く用いられている。例え
ば、６層のパッケージ用配線基板において、１層目、２
層目を信号配線層に対し３層目を共有グランドプレーン
層とする。マイクロストリップ構造を用いて、ノイズ対
策の面から配線の特性インピーダンスを一定とするよう
に設計する場合、グランドプレーン層もしくは電源プレ
ーン層から離れた層にある配線ほど太くしなければなら
ない。多ピンのパッケージ用配線基板で、マイクロスト
リップ構造を用いた設計を行うと、グランドプレーン層
および電源プレーン層分だけ、層数が増え、基板外形サ
イズが大きくなるという問題が生じる。

【０００４】近年では、半導体素子（チップ）の高密度
化、半導体装置の小型化、多端子化要求に伴い、アディ
ティブタイプのビルドアップ型配線基板が、半導体装置
用（パッケージ用）に用いられるようになってきてお
り、マイクロストリップ構造を用いずに、配線の特性イ
ンピーダンスを所定値にできる、高密度な半導体装置用
の、アディティブタイプのビルドアップ型配線基板が求
められるようになってきた。ビルドアップ法とは、通
常、配線層およびビィアホールを１層づつ、絶縁層を介
して積み上げ形成していく方法を言う。そして、通常、
絶縁性の基材上ないし絶縁性樹脂層上へスパッタリン
グ、蒸着、無電解めっき等で導通層となる金属薄膜を直
接形成した後、電気めっき等により全面に厚付け金属層
を形成し、次いで該金属層上にレジストを所定のパター
ンに形成して、該レジストを耐腐蝕マスクとしてレジス
トの開口部から露出した部分のみをエッチングすること
により配線部の形成を行う第１の方法、あるいは、絶縁
性の基材上ないし絶縁性樹脂層上へスパッタリング、蒸
着、無電解めっき等で導通層となる金属薄膜を直接形成
した後、該金属薄膜上にレジストを所定のパターンに形
成して、該レジストを耐めっきマスクとしてレジストの
開口部から露出した部分のみに電気めっき等により厚付
け金属層を形成し、レジストを除去し、全面をソフトエ
ッチングして配線部の形成を行う第２の方法が採られ
る。ビルドアップ法による多層配線基板については、絶
縁体層を介した配線間の接続にビィアホールを形成する
必要があり、レーザやフォトリソグラフィーにより絶縁
体層に孔開加工を施し、めっきにより、あるいは導電性
ペーストを埋め込み、接続をとる。また、アディティブ
法は、絶縁性の基板に、めっき等により形成された金属
配線部を直接ないし間接的に、付け加え形成していく方
法を言う。尚、配線基板のベース基板としてはＢＴレジ
ン基板等の、ガラスクロスをその中に含んだ絶縁性のエ
ポキシ樹脂基板が一般に用いられる。

【０００５】

【発明が解決しようとする課題】上記のように、高密度
なパッケージ用基板にマイクロストリップ構造を用いた
場合、ノイズ対策の面から配線の特性インピーダンスを
所定値とするために、グランドプレーン層もしくは電源
プレーン層から離れた層にある配線ほど太くすることは
難しいという問題や、マイクロストリップ構造を用いた
多ピンのパッケージ用配線基板では、層数が増え、基板
外形サイズが大きくなるという問題が生じる。本発明
は、これに対応するもので、複数の絶縁体層と、複数層
のパターン化された導電層からなる配線層により、多層
にして配線を設けた、高密度な半導体装置用（パッケー
ジ用）の多層配線基板で、上記問題に対応できる多層配
線基板を提供しようとするものである。より具体的に
は、マイクロストリップ構造を用いずに、配線の特性イ
ンピーダンスを所定値にでき、且つ、小型化が可能で、
配線の高密度化が図れる、半導体装置用のアディティブ
タイプビルドアップ型配線基板を提供しようとするもの
である。

【０００６】

【課題を解決するための手段】本発明の半導体装置用多
層配線基板は、複数の絶縁体層と、複数層のパターン化
された導電層からなる配線層により、多層にして配線を
設けた、半導体装置用（パッケージ用）の多層配線基板
であって、信号配線に相似な電源パターン（配線）ある
いは信号配線に相似なグランドパターン（配線）を、絶
縁体層を介して、信号配線に沿うように対をなして、配
設していることを特徴とするものである。そして、上
記において、信号配線に相似な電源パターン（配線）あ
るいは信号配線に相似なグランドパターン（配線）は、
1層の絶縁体層を介して、信号配線に相対して、配設し
ていることを特徴とするものである。そしてまた、上記
において、信号配線に相似な電源パターン（配線）ある
いは信号配線に相似なグランドパターン（配線）の配線
幅は、信号配線の幅の１倍〜２倍の範囲であることを特
徴とするものである。上記において、アディティブタイ
プのビルドアップ型配線基板であることを特徴とするも
のである。

【０００７】

【作用】本発明の半導体装置用多層配線基板は、このよ
うな構成にすることにより、複数の絶縁体層と、複数層
のパターン化された導電層からなる配線層により、多層
にして配線を設けた、半導体装置用（パッケージ用）の
多層配線基板で、特性インピーダンスを一定（所定値）
にする場合においても、グランドプレーンから離れた層
で微細な信号配線を用いることができ、また絶縁体層の
厚さもマイクロストリップ構造を用いた場合より薄くで
き、結局、配線の高密度化、基板のコンパクト化が図れ
る。アディティブタイプのビルドアップ型配線基板であ
る場合には、特性インピーダンスを一定に制御できると
ともに、特に、配線の高密度化、基板のコンパクト化が
図れ、半導体装置（パッケージ）の小型化、多端子化に
も対応できる。

【０００８】具体的には、信号配線に相似な電源パター
ン（配線）あるいは信号配線に相似なグランドパターン
（配線）を、絶縁体層を介して、信号配線に沿うように
対をなして、配設していることにより、これを達成して
いる。

【０００９】更に具体的には、信号配線に相似な電源パ
ターン（配線）あるいは信号配線に相似なグランドパタ
ーン（配線）は、 1層の絶縁体層を介して、信号配線に
相対して、配設していることにより、これを達成してい
る。この場合、信号配線に相似な電源パターン（配線）
あるいは信号配線に相似なグランドパターン（配線）の
配線幅が、信号配線の幅の１倍〜２倍の範囲であれば、
配線の微細化にも実用レベルで対応できる。

【００１０】

【発明の実施の形態】本発明の半導体装置用多層配線基
板の実施の形態を挙げて、図を基に説明する。図１
（ａ）は本発明の半導体装置用多層配線基板の実施の形
態の１例の概略断面図で、図１（ｂ）は図１（ａ）の特
徴部Ａ０あるいはＡ２の拡大断面図で、図１（ｃ）はＡ
１側から見たＡ０を通る信号配線とグランドパターン
（配線）位置の関係、あるいは、Ａ３側から見たＡ２を
通る信号配線と電源パターン（配線）位置の関係を示し
た図で、図２はＡ０部構造の配線層の、所定値（５０
Ω）の特性インピーダンスにおける配線層の幅、絶縁層
の厚さの関係を示したシミュレーションデータで、図
３、図４は図１に示す半導体装置用多層配線基板の製造
方法の１例の、一部工程図で、図５は、図１に示す半導
体装置用多層配線基板を用いた半導体装置の断面図であ
る。図１、図３〜図５中、１００は半導体装置用多層配
線基板、１１１〜１１６は導電性パターン（配線層）、
１２１、１２２は信号配線、１２５はグランドパターン
（配線）、１２７は電源パターン（配線）、１３１〜１
３５は絶縁体層、１４１〜１４６はビィアホール、１４
１Ａ、１４２Ａは接続配線部、２１０は半導体素子（チ
ップ）、２１１は端子部、２１５は半田、２２０はソル
ダーレジスト、２３０は半田ボール、３１１、３１２、
３１３は絶縁体層、３１３Ａは開口（絶縁体層３１３の
貫通孔）、３２０は導電性層（銅箔）、３２５は導電性
層、３３０は貫通孔、３４０、３４５はレジスト、３５
０は導電性層（無電解めっき層）である。

【００１１】本例は、図１（ａ）に示すように、 5層の
絶縁体層１３１〜１３５と、６層のパターン化された導
電層からなる配線層（導電性パターン１１１〜１１６）
により、多層にして配線を設け、且つ、Ａ０部には信号
配線１２１に相似なグランドパターン（配線）１２５
を、絶縁体層１３５を介して、信号配線１２１に沿うよ
うに対をなして、配設しており、且つ、Ａ２部には、信
号配線１２２に相似な電源パターン（配線）１２７を、
絶縁体層１３５を介して、信号配線１２２に沿うように
対をなして、配設している半導体装置用（パッケージ
用）の多層配線基板で、配線基板の一方の面には半導体
素子（チップ）の端子部と接続するためのラウンド（ビ
ィアホール１４５部）を設け、配線基板の他方の面には
外部回路と接続するためのラウンド（ビィアホール１４
６部）を二次元的に配列（アレイ配列とも言う）して設
けている。

【００１２】Ａ０部の配線１２１、あるいはＡ２部の配
線１２２の特性インピーダンスは、搭載する半導体素子
（チップ）の入出力インピーダンスと動作周波数に合
せ、所定の値に設定するが、通常は、市販のシミュレー
ション装置を用いて、所定の配線幅、絶縁体層１３５の
厚さを決め、所定の特性インピーダンスを得る。例え
ば、Ａ０部、Ａ２部構造における配線の特性インピーダ
ンスを５０Ωに設定する場合、アプライド・シミュレー
ション・テクノロジ社の電磁気シミュレーションＡｐｓ
ｉｍＲＬＧＣを用いた場合、図２に示すようなシミュレ
ーションデータを得ることができる。尚、データは、Ｔ
ＥＭ近似（ＴｒａｎｓｖｅｒｓｅＥｌｅｃｔｒｏ−Ｍ
ａｇｎｅｔｉｃＦｉｅｌｄ近似）にて得られたもので
ある。ここでは、Ａ０部構造で、図１（ｂ）に示す信号
配線の配線幅Ｗ２と、信号配線に相対するグランドパタ
ーン（配線）の配線幅Ｗ１の比（Ｗ２：Ｗ１）を、１：
１（図２の）、１：２（図２の）の２種と、図６に
示すマイクロストリップ構造（図２の）の場合の計３
種について、配線の特性インピーダンスを５０Ωに設定
する場合の、配線幅Ｗ２と絶縁層体の厚さｔ０との関係
を得た。シミュレーションの解析モデルは、配線とグラ
ンドパターン（配線）もしくはグランドプレーンとで、
絶縁体層１層を挟む３層構造とし、配線の厚さ及びプレ
ーンの厚さを１５μｍ、導電率を5.８×１０⁷、絶縁層
の誘電率を４. ６とした。尚、Ａ２部構造の場合も、得
られるデータはＡ０部構造と同じとして扱えるため、こ
こでは、Ａ０構造についてのみシミュレーションデータ
を得た。図２より、同じ特性インピーダンスを５０Ωに
設定する場合、同じ信号配線の配線幅でも、マイクロス
トリップ構造より、Ａ０部構造、Ａ２構造の方が絶縁体
層の厚さを薄くできることが、あるいは、同じ絶縁体層
の厚さでも、信号配線の配線幅を小とすることができる
ことが分かる。

【００１３】尚、導電性パターン（配線層）１１１〜１
１６としては、導電性やコスト面等から銅を主材とする
ものが、通常使用されるが、これに限定はされない。例
えば、銅を主材として、ニッケル層等を積層しても良
い。ベースとなる絶縁体層１３１としては、コア材とな
るための剛性があり、絶縁性の良いもので、処理性の良
く、使用に耐えるもので、ガラスーエポキシ、ＢＴ（ビ
スマレイミドートリアジン）、ＰＰＥ（ポリフェニレン
エーテル）、ポリイミド、アラミド、ＢＣＢ（ベンゾシ
クロブテン）等が挙げられる。また、絶縁体層１３２〜
１３５としては、絶縁性の良いもので、処理性の良いも
のが好ましく、エポキシ、ポリイミド、アラミド、ＢＴ
（ビスマレイミドートリアジン）、ＰＰＥ（ポリフェニ
レンエーテル）、ＢＣＢ（ベンゾシクロブテン）等が挙
げられる。特に、絶縁性の面からポリイミド系樹脂が良
い。

【００１４】本例は、５層の絶縁体層１３１〜１３５、
６層の配線層１１１〜１１６有する多層配線基板である
が、上記Ａ０構造、Ａ２構造を有するものであれば、絶
縁体層、配線層の数はこれに限定はされない。

【００１５】本例の半導体装置用多層配線基板１００を
用いた、半導体装置（パッケージ）としては、図５に示
すような形態例が挙げられる。図５に示す半導体装置
（パッケージ）は、図１に示す半導体装置用多層配線基
板１００の一方面に、半導体素子（チップ）２１０を搭
載し、他方の面に、外部回路と接続するための端子（半
田ボール２３０）を二次元的に配置したエリアアレイタ
イプの半導体装置（パッケージ）である。前記半導体装
置用多層配線基板１００の一方の面は、半導体素子（チ
ップ）２１０の端子２１１と接続する端子のみを露出さ
せソルダーレジスト２２０で覆われており、前記他方の
面は、外部回路と接続するための端子（半田ボール２３
０）部を除き、ソルダーレジストで覆われている。

【００１６】次いで、図１に示す本例の半導体装置用多
層配線基板の作製方法の１例を図３、図４に基づいて簡
単に説明する。先ず、以下のようにして、コア配線基板
（図１の絶縁体層１３１、配線層１１１〜１１３からな
る配線基板に相当）を作製する。ベースとなる絶縁層３
１１の両面に銅箔からなる導電性層３２０積層した積層
基板（図３（ａ））を用意し、図１のビィアホール１４
１を形成するための、貫通孔３３０を開けておく。（図
３（ｂ））貫通孔３３０の形成は、通常ドリルを用いて
行う。次いで、貫通孔３３０の面を粗面化する粗面化処
理を施した後、無電解めっきを行い、貫通孔３３０の面
を導電性とし、更に、貫通孔３３０の面、導電性層３２
０上に、電解めっきを行い、それぞれ、導電性層３２５
を形成する。（図３（ｃ））粗面化処理は、所定の処理
液への浸漬等により行う。次いで、フォトリソグラフィ
ー法により、両面に形成する配線部領域、貫通孔部３３
０（貫通孔にに形成する接続配線部）を覆うように、所
定形状に耐エッチング性のレジスト３４０を形成する。
（図３（ｄ））レジスト３４０としては、耐エッチング
性があり、所定の解像性を有し、処理性の良いものであ
れば、とくに限定されないが、作業性の面からドライフ
ィルムレジストが好ましい。次いで、レジスト３４０を
エッチングマスクとして、レジスト３４０で覆われてい
ない導電性層３２５をエッチングし、所定の剥離液に
て、レジストを剥離除去して、接続配線部（図１の１４
１Ａに相当）を含む配線層（図１の１１１、１１２に相
当）を形成する。（図３（ｅ））これにより、コア配線
基板が得られたこととなる。

【００１７】次いで、図３（ｅ）に示すコア配線基板の
両面に配線層（図１の１１３、１１４に相当）を形成す
る。コア配線基板の貫通孔３３０を埋め、両面の配線層
（導電性層３２５）を覆うように、コア配線基板の両面
および貫通孔部３３０全体に、絶縁層３１２、３１３を
配設した（図３（ｆ））後、図１のビィアホール１４
２、１４３を形成するための、開口（貫通孔）３１３
Ａ、図１のビィアホール１４４、１４５を形成するため
の、開口（貫通孔）３１２Ａを開けておく。（図３
（ｇ））開口（貫通孔）３１２Ａ、３１３Ａの形成は、
ＵＶ−ＹＡＧレーザが通常用いられる。

【００１８】次いで、無電解めっきにより、両面に導電
性層３５０を形成した（図３（ｈ））後、配線部（図１
の配線１１３、１１４に相当）を形成する領域を露出
し、他を覆うように、所定形状に耐めっき性のレジスト
３４５を形成する。（図４（ａ））レジスト３４５とし
ては、耐めっき性があり、所定の解像性を有し、処理性
の良いものであれば、とくに限定されないが、作業性の
面からドライフィルムレジストが好ましい。

【００１９】次いで、レジスト３４５の開口から露出し
た両面の導電性層３５０上に、電解めっきを行い、銅を
主材とする配線部を形成し（図４（ｂ））、所定の剥離
液にて、レジストを剥離除去して、洗浄処理等を施した
後、全面に、配線部にダメージを与えないように、ソフ
トエッチング（フラッシュエッチングとも言う）して配
線層（接続配線部（図１の１４２Ａ等に相当）を含む配
線層（図１の１１３、１１４に相当））を形成する。
（図４（ｃ））

【００２０】このようにして、図３（ｅ）に示すコア配
線基板の両面に配線層（図１の１１３、１１４に相当）
を形成するが、この後、図３（ｅ）〜図３（ｈ）〜図４
（ａ）〜図４（ｃ）の１連の工程を、更に繰り返し、配
線層（図１の１１５、１１６に相当）を形成し、図１
（ａ）の多層配線基板１００を得ることができる。この
ようにして、図１に示す多層配線基板は形成されるが、
作製方法はこれに限定はされない。

【００２１】

【発明の効果】本発明は、上記のように、マイクロスト
リップ構造を用いずに、配線の特性インピーダンスを所
定値にでき、且つ、小型化が可能で、配線の高密度化が
図れる、高密度な半導体装置用（パッケージ用）の多層
配線基板、具体的には半導体装置用のアディティブタイ
プのビルドアップ型配線基板の提供を可能とした。

【図面の簡単な説明】

【図１】図１（ａ）は本発明の半導体装置用多層配線基
板の実施の形態の１例の概略断面図で、図１（ｂ）は図
１（ａ）の特徴部Ａ０あるいはＡ２の拡大断面図で、図
１（ｃ）はＡ１側から見たＡ０を通る信号配線とグラン
ドパターン（配線）位置の関係、あるいは、Ａ３側から
見たＡ２を通る信号配線と電源パターン（配線）位置の
関係を示した図である。

【図２】Ａ０部構造の配線層の、所定値（５０Ω）の特
性インピーダンスにおける配線層の幅、絶縁層の厚さの
関係を示したシミュレーションデータ図

【図３】図１に示す半導体装置用多層配線基板の製造方
法の１例の、一部工程図

【図４】図１に示す半導体装置用多層配線基板の製造方
法の１例の、一部工程図

【図５】図１に示す半導体装置用多層配線基板を用いた
半導体装置の断面図

【図６】マイクロストリップ構造を示した断面図

【符号の説明】

１００半導体装置用多層配線基板１１１〜１１６導電性パターン（配線層）１２１、１２２信号配線１２５グランドパターン（配線）１２７電源パターン（配線）１３１〜１３５絶縁体層１４１〜１４６ビィヤホール１４１Ａ、１４２Ａ接続配線部２１０半導体素子（チップ）２１１端子部２１５半田２２０ソルダーレジスト２３０半田ボール３１１、３１２、３１３絶縁体層３１３Ａ開口（絶縁体層３１３の貫
通孔）３２０導電性層（銅箔）３２５導電性層３３０貫通孔３４０、３４５レジスト３５０導電性層（無電解めっき
層）

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Claims

【特許請求の範囲】

【請求項１】複数の絶縁体層と、複数層のパターン化
された導電層からなる配線層により、多層にして配線を
設けた、半導体装置用（パッケージ用）の多層配線基板
であって、信号配線に相似な電源パターン（配線）ある
いは信号配線に相似なグランドパターン（配線）を、絶
縁体層を介して、信号配線に沿うように対をなして、配
設していることを特徴とする半導体装置用多層配線基
板。
【請求項２】請求項１において、信号配線に相似な電
源パターン（配線）あるいは信号配線に相似なグランド
パターン（配線）は、 1層の絶縁体層を介して、信号配
線に相対して、配設していることを特徴とする半導体装
置用多層配線基板。
【請求項３】請求項２において、信号配線に相似な電
源パターン（配線）あるいは信号配線に相似なグランド
パターン（配線）の配線幅は、信号配線の幅の１倍〜２
倍の範囲であることを特徴とする半導体装置用多層配線
基板。
【請求項４】請求項１ないし３において、アディティ
ブタイプのビルドアップ型配線基板であることを特徴と
する半導体装置用多層配線基板。