KR100771146B1 - 단층 커패시터를 이용하는 시스템 인 패키지 - Google Patents

단층 커패시터를 이용하는 시스템 인 패키지 Download PDF

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Abstract

시스템 인 패키지는 적어도 하나 이상의 집적 회로 칩이 실장된 메인 칩 패드, 상기 메인 칩 패드의 아래에 형성되며 상기 집적 회로 칩에 접지 전위를 제공하는 접지면, 상기 접지면과 이격되어 배치되며 상기 집적 회로 칩에 전원 전위를 제공하는 전력면 및 두 금속판 사이에 고유전율을 가진 고유전물질을 채워 형성되며, 상기 접지면과 전력면과 상기 두 금속판이 각각 전기적으로 연결되도록 상기 접지면과 전력면 사이에 배치되는 단층 커패시터 칩을 포함한다.

Description

단층 커패시터를 이용하는 시스템 인 패키지{SYSTEM IN PACKAGE USING SINGLE LAYER CAPACITOR}
도 1은 본 발명의 일 실시예에 따른 단층 커패시터를 내장한 시스템 인 패키지를 예시한 단면도이다.
도 2는 표면 실장 커패시터, 박막 커패시터와 단층 커패시터 칩의 작동 주파수에 따른 임피던스 변화를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 시스템 인 패키지 11 : 메인 칩 패드
12 : 접지면 13 : 전력면
14 : 절연층 15 : 단층 커패시터 칩
본 발명은 시스템 인 패키지에 관한 것으로, 더욱 상세하게는 스위칭 노이즈(SSN)와 전자기 장애(EMI)를 억제하는 수단을 포함하는 시스템 인 패키지에 관한 것이다.
지금까지 디지털 신호와 아날로그 신호를 동시에 취급하는 반도체 전자 장치들은 디지털 신호를 처리하는 반도체 소자들과, 아날로그 신호를 처리하는 반도체 소자들을 따로 제작하여 조립하는 방법으로 제조되어왔다. 반도체 전자 장치가 소형화됨에 따라 디지털 신호와 아날로그 신호를 하나의 반도체 소자 내에서 처리하는 기술이 개발되고 있다.
Bluetooth 모듈이나 RFID　모듈 등은 디지털 신호 처리 회로와 무선 송수신 회로를 동시에 포함하는 대표적인 예이다. 그러한 모듈들은 메모리, 연산 장치 등의 디지털 회로와 RF 앰프, PLL, 믹서, 심지어 안테나 등의 고주파 아날로그 회로를 함께 가지고 있어서 믹스트 시그널 시스템(mixed signal system)이다. 일반적으로 하나의 반도체 패키지 안에 다양한 공정으로 제작되는 다수의 반도체 장치들과 수동 회로들을 포함하는 믹스트 시그널 시스템을 집적한 패키지를 시스템 인 패키지(System-in-Package, SiP)라고 불린다.
시스템 인 패키지에서 디지털 회로 부분과 아날로그 회로 부분은 평행하는 평판 형태의 전력면/접지면을 공통으로 사용하기도 하고 따로 분리된 상태로 사용하기도 하는데, 두 회로 부분은 어느 경우든 여러 가지 전자기적 메카니즘을 통해 서로 직간접적으로 커플링된다. 이때 문제되는 것은 디지털 소자의 스위칭 동작, 클록 신호 등으로 인해 디지털 회로 부분에서 발생하여 아날로그 회로 부분으로 전파되는 광대역 고주파 스위칭 노이즈(simultaneous switching noise, SSN)이다. 전력을 공급하는 역할을 하는 전력면/접지면은 일종의 평판 웨이브가이드로 볼 수 있고, 전력면/접지면의 곳곳에 배치된 비아(via)들은 이러한 스위칭 노이즈를 수신하 는 안테나처럼 동작한다. 따라서 스위칭 노이즈는 전력면/접지면을 통해 시스템 전체로 전파될 수 있다. 스위칭 노이즈는 광대역 신호이므로 아날로그 회로 부분이 취급하는 아날로그 신호의 대역과 겹칠 수밖에 없는데, 아날로그 회로는 스위칭 노이즈에 매우 민감하기 때문에, 특히 아날로그 신호의 대역에서 스위칭 노이즈를 억제하는 것은 매우 중요하다.
또한, 전자기 간섭(electromagnetic interference, EMI)도 문제가 된다. 전자기 간섭은 어떤 전자 기기가 자체에서 발생한 전자기파로 다른 전자 기기의 동작을 방해한다거나, 다른 전자 기기에서 발생한 전자기파에 반응하여 오동작하는 것을 말한다. 시스템 인 패키지에는 다양한 전자 회로가 한 패키지 안에 밀집된 상태이므로, 전자기 간섭의 가능성이 상당히 크다. 따라서, 전자기 간섭을 줄이는 것은 매우 중요하다.
스위칭 노이즈와 전자기 간섭을 줄이는 가장 간단하고 기본적인 방법은 디커플링 커패시터(decoupling capacitor)를 이용하는 것이다. 디커플링 커패시터가 문제가 되는 고주파 대역의 신호와 전원 신호를 성공적으로 디커플링하기 위해서는, 커패시턴스가 커야 한다. 종래에는 단품으로 제작되어 보드 위에 실장할 수 있는 커패시터, 즉 표면실장(surface mounted device, SMD) 커패시터를 디커플링 커패시터로 이용했다. 시스템 인 패키지는 공간에 의해 제한되기는 하지만 상당히 큰 커패시턴스를 가지는 표면실장 커패시터를 이용할 수 있다. 그런데, 일반적으로 커패시터는 낮은 주파수에서는 정상적으로 커패시터로 동작하지만, 주파수가 그 물리적인 구조에 의해 결정되는 자기 공진 주파수(self-resonance frequency, SRF)보다 높아지면 더 이상 커패시터로 동작하지 않고 인덕터로 동작하게 된다. 종래의 표면실장 커패시터는 그러한 자기 공진 주파수가 수백 MHz로 비교적 낮기 때문에, 수 GHz 대역의 아날로그 신호를 다루며 수 GHz 대역의 스위칭 노이즈 또는 전자기 간섭을 억제하기 위한 디커플링 커패시터로는 이용할 수 없다.
종래에 사용한 다른 디커플링 커패시터의 예로 박막 커패시터(thin film embedded capacitor)가 있다. 박막 커패시터는 독립된 커패시터라기보다는, 전력면/접지면을 제조할 때 전력면과 접지면 사이에 유전체를 배치하여 소정의 커패시턴스를 갖도록 한 것이다. 이 경우, 전력면/접지면의 자기 인덕턴스가 작기 때문에 디커플링 커패시터의 자기 공진 주파수를 높게 할 수 있다. 그러나, 박막 커패시터의 커패시턴스는 표면실장 커패시터의 커패시턴스보다 상당히 작다. 따라서, 표면실장 커패시터를 이용하는 경우보다는 높은 대역의 스위칭 노이즈 또는 전자기 간섭을 억제할 수는 있지만 효율적이지는 않다.
본 발명의 목적은 단층 커패시터 칩을 포함하는 시스템 인 패키지를 제공하는 것이다.
본 발명의 다른 목적은 단층 커패시터 칩을 포함하여 시스템 인 패키지를 형성하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 시스템 인 패키지는 적어도 하나 이상의 집적 회로 칩이 실장된 메인 칩 패드, 상기 메인 칩 패드의 아래에 형성되며 상기 집적 회로 칩에 접지 전위를 제공하는 접지면, 상기 접지면과 이격되어 배치되며 상기 집적 회로 칩에 전원 전위를 제공하는 전력면 및 두 금속판 사이에 고유전율을 가진 고유전물질을 채워 형성되며, 상기 접지면과 전력면과 상기 두 금속판이 각각 전기적으로 연결되도록 상기 접지면과 전력면 사이에 배치되는 단층 커패시터 칩을 포함한다.
실시예에 따라서, 상기 접지면 및 전력면 사이의 공간 중에서 상기 단층 커패시터 칩이 차지하는 공간을 제외한 나머지 공간에 상기 단층 커패시터 칩에 포함된 고유전물질보다 상대적으로 낮은 유전율을 가진 절연물질을 채워 형성된 절연층을 더 포함할 수 있다. 이때, 상기 단층 커패시터 칩은 상기 메인 칩 패드와 별도의 공정에서 제작된 것일 수 있다.
본 발명의 다른 실시예에 따른, 적어도 하나 이상의 집적 회로 칩, 전력면, 접지면을 하나의 시스템 인 패키지로 형성하는 방법은 두 금속판 사이에 고유전율을 가진 고유전물질을 채워 단층 커패시터 칩을 형성하는 단계와, 상기 전력면과 접지면 사이의 공간에서 상기 단층 커패시터 칩의 한 금속판과 상기 전력면이 전기적으로 연결되고 상기 단층 커패시터 칩의 다른 금속판이 상기 접지면에 전기적으로 연결되도록 상기 단층 커패시터 칩을 배치하는 단계를 더 포함할 수 있다.
실시예에 따라서, 상기 접지면 및 전력면 사이의 공간 중에서 상기 단층 커패시터 칩이 차지하는 공간을 제외한 나머지 공간에 상기 단층 커패시터 칩에 포함된 고유전물질보다 상대적으로 낮은 유전율을 가진 절연물질을 채워 절연층을 형성하는 단계를 더 포함할 수 있다.
본문에 개시되어 있는 본 발명의 실시예에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예는 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 설시된 특징, 숫자, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 단층 커패시터를 내장한 시스템 인 패키지를 예시한 단면도이다. 도 1을 참조하면, 시스템 인 패키지(10)는 다양한 기능을 가진 여러 층의 칩들을 모아 하나의 패키지로 패키징한 것이다. 상기 시스템 인 패키지(10)는 볼 그리드 어레이(ball grid array, BGA) 패키지로 예시되어 있지만, 본 발명은 BGA 패키지에 한정되지는 않는다.
상기 시스템 인 패키지(10)는 메인 칩 패드(11), 접지면(12), 전력면(13), 절연층(14) 및 단층 커패시터(single layer capacitor, SLC) 칩(15)을 포함한다. 상기 메인 칩 패드(11)는 다양한 아날로그 또는 디지털 회로들을 포함하는 칩들이 실장되어 있다. 각 칩들은 고주파 스위칭 노이즈를 생성하며 전자기 간섭에 취약할 수 있다. 도 1에서는 상기 메인 칩 패드(11)는 하나의 층으로 예시되어 있지만, 여러 층으로 구성될 수도 있다.
상기 접지면(12)과 전력면(13)은 상기 메인 칩 패드(11)에 전력을 공급할 수 있도록 구성된다. 어플리케이션에 따라 상기 접지면(12) 및 전력면(13)은 소정의 패턴을 가진 금속판으로 형성될 수 있다.
상기 접지면(12)과 전력면(13) 사이에는 상기 단층 커패시터 칩(15)이 놓이는 공간을 제외하고 소정의 절연물로 채워진 절연층(14)이 형성된다.
상기 단층 커패시터 칩(15)은 매우 높은 유전율을 가지는 유전물질을 이용하여 별도의 공정에서 칩 형태로 제작된 커패시터로서, 금속판, 단층(single layer)의 고유전체층, 금속판이 적층된 구조를 갖는다. 일반적으로 단층 커패시터 칩은 수 pf에서 수 nf의 커패시턴스를 가지도록 제조될 수 있다.
상기 단층 커패시터 칩(15)은 전력면(13)/접지면(12) 사이에 배치될 수 있다. 상기 단층 커패시터 칩(15)의 두 금속판은 전력면(13)과 접지면(12)에 각각 전기적으로 연결된다. 종래의 내장된 박막 커패시터와 유사해 보이나, 박막 커패시터는 별도의 커패시터가 아니라, 전력면과 접지면 사이를 유전물질로 채워 약간의 커패시턴스를 얻는 것인 반면, 본 발명의 실시예는 별도로 제조한 단층 커패시터 칩(15)을 전력면(13) 위에 올려놓고 그 주변에 절연층(14)을 형성한 뒤, 단층 커패시터 칩(15)과 절연층(14) 위에 접지면(12)을 형성한 것이다.
실시예에 따라서는 상기 단층 커패시터 칩(15)은 전력면(13)/접지면(12) 중 어느 한 쪽 면에 나란히 배치될 수 있다. 예를 들어, 상기 단층 커패시터 칩(15)의 한 쪽 금속판과 접지면(12)이 동일 평면 상에 놓이도록 배치되거나, 또는 상기 단층 커패시터 칩(15)의 다른 쪽 금속판과 전력면(13)이 동일 평면 상에 놓이도록 배치될 수 있다.
실시예에 따라서, 전력면(13)/접지면(12) 사이의 공간이 허락하는 한, 상기 단층 커패시터 칩 여러 개를 병렬로 연결하여 더 큰 커패시턴스와 더 큰 스위칭 노이즈/전자기 간섭 억제 효과를 얻을 수도 있다.
상기 시스템 인 패키지(10)에 포함되는 상기 메인 칩 패드(11), 접지면(12), 전력면(13), 절연층(14) 및 단층 커패시터 칩(15) 등은 저온 소성 세라믹(low temperature co-fired ceramic, LTCC) 공법을 이용하여 한 패키지로 제조될 수 있다.
도 2는 표면 실장 커패시터, 박막 커패시터와 단층 커패시터 칩의 작동 주파수에 따른 임피던스 변화를 나타낸 그래프이다. 한편, 표 1은 표면 실장 커패시터, 박막 커패시터와 단층 커패시터 칩의 통상적인 커패시턴스와 인덕턴스 상대적인 값을 각각 나타낸 표이다.
Figure 112006089215072-pat00001
도 2 및 표 1을 참조하면, 표면 실장 커패시터는 수 nf 정도의 큰 커패시턴스를 가질 수 있지만 실장하는 데에 필수적인 비아(via)의 인덕턴스가 매우 크기 때문에 자기 공진 주파수가 낮아져 고주파 어플리케이션에서 사용할 수가 없다. 또한, 박막 커패시터는 인덕턴스가 작으므로 자기 공진 주파수가 표면 실장 커패시터보다 훨씬 높지만, 수백 pF 정도로 작은 커패시턴스를 가지기 때문에 스위칭 노이즈, 전자기 간섭을 충분히 억제할 수 없다. 그렇지만, 단층 커패시터 칩은 수 nF 정도의 큰 커패시턴스를 가지면서도 인덕턴스가 매우 낮아 높은 자기 공진 주파수를 가진다. 따라서, 단층 커패시터 칩을 이용하는 본 발명의 실시예는 수 GHz 내지 수십 GHz에 이르는 고주파 대역에서 스위칭 노이즈와 전자기 간섭을 충분히 억제할 수 있다.
본 발명의 일 실시예에 따른 단층 커패시터 칩을 이용하여 디커플링하는 방법 및 그러한 방법을 이용하는 시스템 인 패키지는 단층 커패시터 칩의 높은 자기 공진 주파수와 큰 커패시턴스를 이용할 수 있기 때문에 고주파 스위칭 노이즈 및 전자기 간섭을 효과적으로 억제할 수 있다. 또한, 단층 커패시터 칩을 전력면/접지면 사이에 배치시켜 시스템 인 패키지를 제조하는 데에는 종래의 저온 소성 세라믹 공정으로도 충분하므로, 제조 비용이 상승하거나 공정이 복잡해지지 않는다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 적어도 하나 이상의 집적 회로 칩이 실장된 메인 칩 패드;
    상기 메인 칩 패드의 아래에 형성되며 상기 집적 회로 칩에 접지 전위를 제공하는 접지면;
    상기 접지면과 이격되어 배치되며 상기 집적 회로 칩에 전원 전위를 제공하는 전력면; 및
    두 금속판 사이에 고유전율을 가진 고유전물질을 채워 형성되며, 상기 접지면과 전력면과 상기 두 금속판이 각각 전기적으로 연결되도록 상기 접지면과 전력면 사이에 배치되는 단층 커패시터 칩을 포함하는 시스템 인 패키지.
  2. 제1항에 있어서, 상기 접지면 및 전력면 사이의 공간 중에서 상기 단층 커패시터 칩이 차지하는 공간을 제외한 나머지 공간에 상기 단층 커패시터 칩에 포함된 고유전물질보다 상대적으로 낮은 유전율을 가진 절연물질을 채워 형성된 절연층을 더 포함하는 것을 특징으로 하는 시스템 인 패키지.
  3. 제1항에 있어서, 상기 단층 커패시터 칩은 상기 메인 칩 패드와 별도의 공정에서 제작된 것임을 특징으로 하는 시스템 인 패키지.
  4. 적어도 하나 이상의 집적 회로 칩, 전력면, 접지면을 하나의 시스템 인 패키 지로 형성하는 방법에 있어서,
    두 금속판 사이에 고유전율을 가진 고유전물질을 채워 단층 커패시터 칩을 형성하는 단계; 및
    상기 전력면과 접지면 사이의 공간에서 상기 단층 커패시터 칩의 한 금속판과 상기 전력면이 전기적으로 연결되고 상기 단층 커패시터 칩의 다른 금속판이 상기 접지면에 전기적으로 연결되도록 상기 단층 커패시터 칩을 배치하는 단계를 더 포함하는 시스템 인 패키지의 형성 방법.
  5. 제4항에 있어서, 상기 접지면 및 전력면 사이의 공간 중에서 상기 단층 커패시터 칩이 차지하는 공간을 제외한 나머지 공간에 상기 단층 커패시터 칩에 포함된 고유전물질보다 상대적으로 낮은 유전율을 가진 절연물질을 채워 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 시스템 인 패키지의 형성 방법.
KR1020060120195A 2006-11-30 2006-11-30 단층 커패시터를 이용하는 시스템 인 패키지 KR100771146B1 (ko)

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* Cited by examiner, † Cited by third party
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WO2013037989A1 (en) 2011-09-16 2013-03-21 Sma Solar Technology Ag Circuitry arrangement for reducing a tendency towards oscillations

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