JP3771725B2 - 同期ダイナミック・ランダム・アクセス・メモリ・サブシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ；ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のための高速かつ低コストのメモリ・サブシステムに関する。本発明は、特に、高キャパシティＳＤＲＡＭメモリ・モジュールをレイアウトし、および伝送ライン効果に関係した問題を避けるために、既知の信号立上り時間の点から関連電子部品の配置を調整することに関する。
【０００２】
【従来の技術】
同期ダイナミック・ランダム・アクセス・メモリは、従来のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）よりもかなり大きい速度を与える。ＳＤＲＡＭメモリは、多くの場合、６６ＭＨｚおよび１００ＭＨｚ以上で動作し、または高速ＳＤＲＡＭシステムは、広く用いられるようになることが予期される。しかし、このような速度の増大は、伝送ライン効果がより大きくなるので、メモリ・サブシステムの設計について、新しい問題が生じる。
【０００３】
メモリ・システムでは、アドレス信号，制御信号，クロック信号の完全性を保持することが重要であるが、これはＳＤＲＡＭシステムの高速度では特に困難である。というのは、伝送ライン効果が、現われ始めるからである。ＳＤＲＡＭサブシステムにおいて、伝送ライン反射を避けるためには、薄膜埋込み抵抗のような直列抵抗の使用を必要とする解決方法が提案されている。この方法は、また、配線の両端に、抵抗／容量性の終端、例えばＡＣ終端を必要とする。これは、問題に対する比較的複雑かつ高コストな解決方法である。さらに、得られる信号は、システムのいくつかのポイントで、やっと受け入れることができる程度に、依然として劣っている。
【０００４】
高速ＳＤＲＡＭシステムにおいて、高品質の信号を保つ他の方法は、特別に構成されたバスおよびインタフェースの使用を含んでいる。しかし、この方法は、また、比較的に複雑であり、コストがかかる。
【０００５】
高キャパシティのＳＤＲＡＭに対する他の困難性は、アクセスされるメモリの量に必要な多数のアドレスラインに関係している。例えば、新しい高キャパシティのＳＤＲＡＭは、１６８または２００個のピンを有するデュアル・インライン・メモリ・モジュール（ＤＩＭＭ；ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）に典型的に実装されるが、シングル・インライン・メモリ・モジュール（ＳＩＭＭ；ｓｉｎｇｌｅ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）にも実装される。ＳＤＲＡＭは、また、通常のＤＲＡＭに必要でない数個の追加の信号、例えばクロック信号を用いている。これは、メモリ・サブシステムにおいて形成されなければならない接続の数を増加する。
【０００６】
最近のＳＤＲＡＭ／ＤＩＭＭシステムにおいて、必要とされる多数の接続は、相互接続配線のためのスペースを必要とする。このことは、従来のメモリ・サブシステムにおいて、ＳＤＲＡＭメモリと、メモリ・コントローラ，クロック，マルチプレクサのようなコンポーネントとの間の距離を長くする。このことは、配線の長さによる信号反射による問題を生じる。従来の構造における多数の接続と、メモリと関連メモリ・サブシステム・コンポーネントとの間の距離は、長い並列配線ネットを形成する。このネットは、特に複数バンクのメモリが用いられると、配線間の交差結合についての多くの困難性を生じさせる。
【０００７】
ＳＤＲＡＭシステムにおいて多数の接続のための配線をレイアウトする問題は、シングルバンク構造に比べて、デュアル・メモリバンク構造が選ばれるときに、２倍になる。ＳＤＲＡＭシステムのいくつかの実施は、シングルバンクのメモリ・モジュールのみを提供してきた。シングルバンク構造は、設計および製造は簡単であるが、デュアルバンク構造よりも、柔軟性および性能が劣る。
【０００８】
本発明は、２バンクに構成されたＳＤＲＡＭ高速メモリよりなる少なくとも８個のＤＩＭＭと共に用いるのに適したＳＤＲＡＭメモリ・サブシステムを提供する。本発明は、少なくとも１００ＭＨｚまでの速度で良好に動作し、および通常のＤＲＡＭ ＤＩＭＭまたはＳＩＭＭと完全な互換性を可能にする。さらに、レイアウトの問題および伝送ラインの問題に対し従来提案された解決方法に比べて、本発明の構造は、比較的安価である。本発明の構造は、通常のＤＲＡＭメモリ・サブシステム構造と同じＤＩＭＭコネクタおよびマザーボードを用いることができ、データネット用のＤＩＭＭに薄膜埋込み直列抵抗を必要としない。
【０００９】
本発明のメモリ・サブシステムにおける配線および支援電子部品のレイアウトおよび構造は、デュアルバンク構造の実現を困難にしている多数の並列データネット間の結合ノイズを低減する。
【００１０】
従来技術の問題および困難性を考慮して、本発明の目的は、低コストであり、直列抵抗の使用を必要としないＳＤＲＡＭメモリ・サブシステムを提供することにある。
【００１１】
本発明の他の目的は、伝送ライン効果による劣悪な信号に苦しまないＳＤＲＡＭメモリ・サブシステムを提供することにある。
【００１２】
本発明のさらに他の目的は、少なくとも８個のＳＤＲＡＭ ＤＩＭＭを有するデュアルバンク構造を与えるＳＤＲＡＭメモリ・サブシステム構造を提供することにある。
【００１３】
本発明のさらに他の目的は、複数メモリバンク構造において、結合ノイズを低減することにある。
【００１４】
本発明のさらに他の目的は、高速ＳＤＲＡＭ／ＤＩＭＭおよび通常のＤＲＡＭメモリと交換可能に用いることのできるメモリ・サブシステムを提供することにある。
【００１５】
本発明のさらに他の目的および利点は、一部は明らかであり、一部は以下の説明により明らかとなるであろう。
【００１６】
【課題を解決するための手段】
本発明は、近端または遠端の配線終端、あるいは埋込み直列抵抗を必要とすることなく、高速で動作する同期ダイナミック・ランダム・アクセス・メモリ・サブシステムを備えている。本発明は、クロックのような重要な電子支援コンポーネントを、ＳＤＲＡＭメモリの近くに配置する特定のレイアウトに基づいている。このことは、本発明にしたがって配置されると、配線についての重要な長さパラメータを満足することが必要とされるように、配線を極めて短くすることを可能にする。
【００１７】
特に、本発明は、回路ボードと、互いに近接して回路ボードに設けられた複数のコネクタとを備えている。メモリを互いに近接して配置して、信号が伝達する距離を最小にする。コネクタは、対応するＳＤＲＡＭ・メモリ・モジュールを受けるように構成されている。モジュール配線、すなわちメモリ・モジュール上の配線は、対応するコネクタから、メモリ・モジュールに設けられたＳＤＲＡＭメモリチップへクロック・パルスを伝送する。クロック・パルスを発生するクロックは、コネクタに近接して回路ボードに設けられており、クロックとコネクタとの間で回路ボード上にクロック配線が設けられている。クロックにより発生されるパルスは、本発明のクロック配線のレイアウトおよび配置に制限を与える既知の立上り時間を有している。クロック配線は、クロックからコネクタへクロック・パルスを伝送し、モジュール配線は、コネクタから、コネクタに配置されたモジュール上のＳＤＲＡＭメモリチップへ、クロック・パルスを伝送する。
【００１８】
この明細書で用いる“配線"という用語は、この発明のメモリ・サブシステムのコンポーネントを相互接続する導電性通路を意味している。一般に、配線は、回路ボード上に形成された通常の銅トレースより構成されるが、配線の他の形態も意図しており、いくつかの応用に用いることができる。
【００１９】
メモリ・サブシステムが本発明に従って構成されると、クロック配線は、次のようなインピーダンスおよび長さを有するように構成される。すなわち、配線（クロック配線とモジュール配線とを加えたもの）の長さにわたる、クロック・パルスの往復遅延時間が、クロック・パルスの既知の立上り時間よりも小さくなるようなインピーダンスおよび長さである。
【００２０】
好適な構造は、クロックを、互いに近接して設けられた２バンクのコネクタ間に設ける。この場合、８個のコネクタは、クロックの両側に配置された２バンクの４つのコネクタにグループ化される。この実施例では、サブシステムは、２バンクのコネクタ間で、クロックの両側に配置された２グループのマルチプレクサをさらに備えている。この配置は、配線の長さを短く保つことについて、多くの利点を有している。
【００２１】
本発明の最も好適な実施例では、コネクタは、ＳＤＲＡＭメモリまたは通常のＤＲＡＭメモリを受けることができる。通常のＤＲＡＭメモリは、拡張データアウト（ＥＤＯ；ｅｘｔｅｎｄｅｄ ｄａｔａ ｏｕｔ）ＤＲＡＭを含むあらゆる種類の非同期メモリ（通常、単にＤＲＡＭと呼ばれる）を含んでいる。この好適な構造では、メモリ・コントローラは、また、ＳＤＲＡＭおよびＤＲＡＭの両方を制御することができる。このことは、このシステムに用いられるメモリの種類に大きな柔軟性を与える。
【００２２】
本発明の他の実施例においては、クロックは、２バンクのコネクタに隣接して回路ボードに設けられ、一方のバンクのコネクタは、他方のバンクのコネクタと交互配置されている。この実施例では、メモリ・モジュールを保持するコネクタ間の間隔に対し非常に厳密な調整が行われ、配線の長さと、クロック・パルスの立上り時間との間の重要な関係が維持される。
【００２３】
【発明の実施の形態】
本発明の好適な実施例を、図１および図２を参照して説明する。これら図において、同一の参照番号は、本発明の同一の要素に用いられている。
【００２４】
本発明は、高速で低コストのＳＤＲＡＭメモリ・サブシステムを構成する際に含まれる問題、特にクロックとＳＤＲＡＭメモリ・モジュールとの間の配線が長い場合に発生する伝送ライン効果に関連した問題を解決することに関係する。
【００２５】
この問題に対する従前の解決方法は、薄膜埋込み直列抵抗および／または信号反射を軽減するために構成された近端あるいは遠端の終端を用いることを含んでいる。本発明は、クロックおよびマルチプレクサのような支援電子部品に対してメモリを注意深く配置して、メモリをその支援電子部品に接続するのに必要な配線長さを最小にすることによって、問題に対する解決方法を実現している。
【００２６】
図１は、本発明の好適な実施例を示しており、パーソナルコンピュータのマザーボードのような回路ボード基板１０の平面図である。
【００２７】
２バンクのコネクタに構成された８個のメモリ・モジュール・コネクタ１２〜２６が、回路ボード１０に接続されている。コネクタ１２〜１８を含むコネクタ・グループは、バンクＡを有し、コネクタ２０〜２６を含むコネクタ・グループは、バンクＢを有している。各グループのコネクタは、ピッチ間隔Ｄ１で離間されており、最も離れたコネクタ１２，２６は、２バンクのコネクタ間の中心から最大Ｄ２の距離に設けられている。コネクタ１２〜２６は、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）チップ５２を有するメモリ・モジュール１２′〜２６′を受けるように構成されている。
【００２８】
好適な構成では、これらのメモリ・モジュールは、デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）である。しかし、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）も、本発明に用いることができる。最も好適な構成では、コネクタ１２〜２６は、非同期型のランダム・アクセス・メモリ（ＤＲＡＭ）を受けることもできる。
【００２９】
メモリ・サブシステムの中心であって、２バンクのコネクタ間に、クロック２８が設けられている。典型的に、クロックは、位相ロックループ（ＰＬＬ）に基づいている。ＳＤＲＡＭメモリは、クロック配線３０によって、クロック２８に接続されている。図１のクロック配線は、図面を簡単にするために、理想化された形で描かれている。当業者であれば、クロック配線は、各コネクタ１２〜２６に接続され、コネクタから各モジュールの面に設けられたモジュール配線上の個々のＳＤＲＡＭメモリチップへ延びていることがわかるであろう。タイミングの要件は、クロック２８から最も近いＳＤＲＡＭへの配線が、最も遠いＳＤＲＡＭと同じ長さであることを必要とする。したがって、クロック２８からＤＩＭＭモジュール２６′，１２′上のメモリへの配線は、ほぼ直線状であるが、近いモジュールへのクロック配線は、同じ長さを有するためには、より遠回りのルートをとる。図１に示すように、メモリ・サブシステムの中央に、クロック２８を配置することによって、クロックからＤＩＭＭモジュール１２′，２６′上の最も遠いメモリへの距離は、最小となる。クロック信号を伝送する配線の全長は、回路ボード１０上のクロック配線（クロック信号をクロックからコネクタへ伝送する）の長さと、モジュール配線（モジュール上のクロック信号を、コネクタから個々のＳＤＲＡＭメモリチップへ伝送する）の長さとを加えたものとなる。
【００３０】
ＳＤＲＡＭメモリはＤＲＡＭメモリよりもかなり高速であり、したがってクロック２８は、６６ＭＨｚより大きい、好ましくは１００ＭＨｚまで、あるいは１００ＭＨｚより大きい周波数で、クロックパルスを発生することが予測される。これらの周波数では、クロックから最も遠いメモリチップまでの距離は、ＳＤＲＡＭメモリ・サブシステムにおいて極めて重要である。最も遠いメモリチップがクロックから非常に遠いと、伝送ライン効果が、信号の品質を低下し始める。
【００３１】
本発明は、クロックをコネクタに対して配置し、コネクタを互いに接近して離間して、配線長が以下の基準を満たすようにする。すなわち、クロックパルスの立上り時間（既知である）は、クロックパルスの往復遅延時間よりもかなり大きくなければならない。往復遅延時間は、クロック配線のインピーダンスと、クロック配線の長さとモジュール配線の長さとを加えたものとによって決定される。この往復遅延時間は、メモリ・サブシステムの設計者によって調整される。
【００３２】
図１に示されるクロックおよびコネクタの好適なレイアウト（クロックパルスは１ナノ秒の立上り時間を有し、クロック配線およびモジュール配線の典型的なインピーダンスは５０Ωである）を用いると、クロック配線およびモジュール配線の合計最大長さは、８．６ｃｍ（３．４インチ）である。
【００３３】
好適な構造では、コネクタ間の間隔Ｄ１の距離は、０．７６ｃｍ（０．３インチ）である。中央の領域に、支援電子部品用に十分なスペースを設けるためには、Ｄ２は最も好ましくは、約３．８ｃｍ（１．５インチ）である。これは、回路ボード１０上のクロック配線３０の長さと、ＤＩＭＭモジュール上のモジュール配線の長さとの間の適切なバランスを与える。ＤＩＭＭモジュール上のモジュール配線を減少して、したがって全配線長を調整するならば、ピッチ間隔Ｄ１を、約１．２７ｃｍ（０．５インチ）まで増大することができる。
【００３４】
モジュール配線の既知のインピーダンスおよび長さを有する一定種類のＳＤＲＡＭメモリ・モジュール、および既知のクロックパルス立上り時間を有する一定のクロックに対しては、クロック配線の長さを、クロックからＳＤＲＡＭチップへのクロックパルスの往復遅延時間がクロックパルスの立上り時間よりも小さくなるように、十分に短くなるように保つことが必要となる。
【００３５】
図１に示される構造において、クロックパルスについて許容できる最小立上り時間は、約８００ピコ秒である。
【００３６】
図１の好適な実施例は、この基準を満足させる配線および電子支援チップのレイアウトを有している。この実施例では、ＤＩＭＭの２つの別個のバンクＡ，Ｂ間にクロックおよびマルチプレクサ３２〜４２を配置している。この配置は、２つの主要な利点を有している。第１の利点は、クロック配線だけでなく、データおよびアドレス配線も、比較的短い配線長を有することである。第２の利点は、このレイアウトが、２つのバンク間でデータネット配線を分離することである。クロックおよびマルチプレクサからのデータネット配線は、バンクＢに対しては左側に行き、バンクＡに対しては右側へ行く。この分離は、結合ノイズを最小にする。左側バンクと右側バンクとの間でデータネット配線を分離することによって、結合ノイズが減少するだけでなく、多数の接続を配線することの難しさが軽減する。
【００３７】
クロック信号立上り時間が往復遅延時間よりも大きくなければならないという、クロック信号について前述した基準は、また、マルチプレクサ３２〜４２とＳＤＲＡＭメモリ・モジュールとの間を伝送される信号に適用される。したがって、前述したと同じ理由により、マルチプレクサとメモリ・モジュールとの間の配線を、相対的に短くすることが必要である。しかし、２つのバンクの中央部は、すでにクロックチップ２８によって占有されている。このことは、マルチプレクサをクロックの一方の側または他方の側に配置することを必要とする。
【００３８】
このようなマルチプレクサが用いられるならば、大きなキャパシティのマルチプレクサが得られるが、マルチプレクサからの配線は、追加の距離を延びて、単一のマルチプレクサが設けられているクロックの側から、メモリが設けられているクロックの反対側へ交差しなければならない。図１の配置において、クロックの下、例えばマルチプレクサ３２，３４または３６の位置に、単一のマルチプレクサが用いられるならば、単一のマルチプレクサからの配線は、図１の上半分、すなわちクロックの上に延びて、その領域に設けられているメモリチップをアクセスしなければならない。
【００３９】
この追加の配線長を避けるためには、複数のマルチプレクサを用いる。これらマルチプレクサは、クロックのそれらの対応する側のメモリチップをアクセスする。例えば、マルチプレクサ３２は、クロックの下の領域において、その左または右のＳＤＲＡＭメモリチップをアクセスし、一方、マルチプレクサ４２は、クロックの上の領域において、その左または右のＳＤＲＡＭメモリチップをアクセスする。多重化を、複数の個々のマルチプレクサに分解することによって、マルチプレクサ３２から配線４４を経た配線長さを、できるだけ短く保つことができる。マルチプレクサ４２は、配線４６を経て、そのメモリをアクセスする。
【００４０】
コネクタ１２〜２６のすべては、互いに近接して保持され、種々のコンポーネントの物理的サイズが与えられると、実行可能な程に近づけられる。
【００４１】
メモリは、ＳＤＲＡＭコントローラ４８により制御される。このコントローラは、また、コネクタ１２〜２６に近接して配置される。誤り訂正は、フロースルー誤り検出および訂正装置（ＥＤＣ装置）５０により与えられる。中央処理装置（ＣＰＵ）（図示せず）は、ＳＤＲＡＭコントローラ４８およびＥＤＣ装置５０を制御する。必要な場合には、サブシステムの設計者は、ＥＤＣ装置５０を排除し、バスをマルチプレクサに直接に接続することができる。
【００４２】
最も好ましい構造では、ＳＤＲＡＭコントローラ４８は、ＳＤＲＡＭと非同期タイプのＤＲＡＭとを制御するように構成される。このことは、メモリ・サブシステムが、ＳＤＲＡＭおよび低速ＤＲＡＭに交換可能に用いられることを可能にする。図示の構造にクロックおよびマルチプレクサを配置することによって、直列抵抗および近端／遠端伝送ライン終端の必要性が避けられる。このことは、メモリ・サブシステムのコストをかなり低減する。
【００４３】
図２は、本発明の他の実施例を示す。この実施例では、コネクタＡおよびＢの２つのバンクが交互配置され、クロックおよびマルチプレクサは、交互配置バンクの一方の側に配置される。
【００４４】
図２の構造では、距離Ｄ３を最小にするためには、ピッチ間隔Ｄ１は、図１の構造におけるよりも、より厳密に調整されなければならない。クロック２８と最も遠いメモリ・モジュール２６′との間の距離は、往復遅延時間が信号立上り時間よりも小さいという基準を越えることを避けるためには、最小でなければならない。図１の場合のように、往復遅延時間は、クロック配線３０の長さ（最も遠いＤＩＭＭ２６′への）により、クロック配線のインピーダンスにより、およびＤＩＭＭ２６′上でクロック信号を伝送するモジュール配線の長さおよびインピーダンスとによって、設定される。
【００４５】
図２の実施例に相当するレイアウト例は、７．６２ｍｍ（０．３インチ）ピッチの間隔Ｄ１、回路ボード上のクロック配線について５．８４ｃｍ（２．３インチ）の最大長、ＤＩＭＭ上のモジュール配線について２．７９ｃｍ（１．１インチ）の最大長、配線について５０Ωのインピーダンス、１ナノ秒の最小クロックパルス立上り時間を与える。これらの長さを、次のような場合に変化させることができる。すなわち、配線上を伝送される信号の往復遅延時間が信号立上り時間よりも小さく保持されるように、配線長が常に十分小さい場合である。
【００４６】
本発明を、特定の実施例に基づいて説明したが、当業者によれば、前述した説明から、多くの変形，変更が可能なことは明らかである。したがって、特許請求の範囲は、本発明の範囲および趣旨の範囲内にあるこのような変形，変更を含むことを意図するものである。
【００４７】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）同期ダイナミック・ランダム・アクセス・メモリ・サブシステムにおいて、
回路ボードを備え、
互いに近接して、前記回路ボードに設けられた複数のコネクタを備え、前記コネクタは、対応するコネクタから同期ダイナミック・ランダム・アクセス・メモリ・モジュール上に設けられたメモリへクロック・パルスを伝送するモジュール配線を有する前記同期ダイナミック・ランダム・アクセス・メモリ・モジュールを受けるように構成されており、
既知の立上り時間を有するクロック・パルスを発生するクロックを備え、このクロックは、前記コネクタに近接して前記回路ボードに設けられており、
前記回路ボード上に前記クロックと前記コネクタとの間に設けられ、前記コネクタに配置された同期ダイナミック・ランダム・アクセス・メモリ・モジュールに、前記クロック・パルスを与えるクロック配線を備え、前記クロックと前記同期ダイナミック・ランダム・アクセス・メモリ・モジュール上のメモリとの間の前記クロック配線とモジュール配線とにわたる、クロック・パルスの往復遅延時間が、前記クロック・パルスの既知の立上り時間よりも小さい往復遅延時間を有するように、前記クロック配線は、インピーダンスおよび長さを有する、
ことを特徴とする同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（２）前記クロックは、互いに近接して設けられたコネクタのバンク間で、前記回路ボードに設けられている、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（３）前記クロックの両側に配置された２バンクの４つのコネクタにグループ化された８個のコネクタを備える、ことを特徴とする上記（２）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（４）２バンクのコネクタを備え、前記クロックは、前記２つのバンク間の中央に配置され、前記２バンクのコネクタ間で、前記クロックの両側に配置された２グループのマルチプレクサをさらに備える、ことを特徴とする上記（２）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（５）前記複数のコネクタは、１２．７ｍｍ以下（０．５インチ以下）で連続的に離間されている、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（６）前記複数のコネクタは、７．６２ｍｍ以下（０．３インチ以下）で連続的に離間されている、ことを特徴とする上記（５）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（７）前記コネクタに近接して、前記回路ボードに設けられた複数のマルチプレクサをさらに備える、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（８）前記マルチプレクサは、２つのバンクに構成され、前記マルチプレクサは、前記２バンクのコネクタ間で前記回路ボードに設けられている、ことを特徴とする上記（７）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（９）前記コネクタは、同期ダイナミック・ランダム・アクセス・メモリを有する対応するデュアル・インライン・メモリ・モジュールを受けるように構成されている、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１０）前記クロックは、１ナノ秒以下の立上り時間を有するクロック・パルスを発生する、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１１）前記クロック配線と前記モジュール配線との合計長さは、約８．６３６ｃｍ（約３．４インチ）よりも大きくない、ことを特徴とする上記（１０）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１２）前記コネクタに近接して、前記回路ボードに設けられたメモリ・コントローラをさらに備える、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１３）前記メモリ・コントローラは、同期ダイナミック・ランダム・アクセス・メモリを制御することができ、また、非同期ダイナミック・ランダム・アクセス・メモリを制御できる、ことを特徴とする上記（１２）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１４）前記クロックは、２バンクのコネクタに隣接して前記回路ボードに設けられ、一方のバンクのコネクタは、他方のバンクのコネクタと交互配置されている、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１５）前記コネクタに近接して、前記回路ボードに設けられた複数のマルチプレクサをさらに備える、ことを特徴とする上記（１４）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１６）前記クロックは、６６ＭＨｚより大きい周波数でクロック・パルスを発生する、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１７）前記クロックは、約１００ＭＨｚの周波数でクロック・パルスを発生する、ことを特徴とする上記（１６）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１８）同期ダイナミック・ランダム・アクセス・メモリ・サブシステムにおいて、
回路ボードを備え、
互いに近接して、前記回路基板に設けられた複数のコネクタを備え、前記コネクタは、同期ダイナミック・ランダム・アクセス・メモリを有する対応するデュアル・インライン・メモリ・モジュールを受けるように構成され、前記デュアル・インライン・メモリ・モジュールは、対応するコネクタから前記同期ダイナミック・ランダム・アクセス・メモリ・モジュールに、クロック・パルス，データ，アドレス信号を伝送する配線を有し、
６６ＭＨｚより大きい周波数で前記クロック・パルスを発生するクロックを備え、このクロックは、前記コネクタに近接して前記回路ボードに設けられており、
前記コネクタに近接して前記回路ボードに設けられた複数のマルチプレクサを備え、
前記回路ボード上に設けられ、前記クロックと前記マルチプレクサと前記コネクタとの間に前記クロック・パルスを伝送する配線を備え、前記回路ボード上の前記配線は、伝送される前記クロック・パルスの往復遅延時間が、前記クロック・パルスの既知の立上り時間よりも小さくなるように、インピーダンスおよび長さを有する、
ことを特徴とする同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
【図面の簡単な説明】
【図１】本発明の好適な実施例のメモリ・モジュールおよび回路要素のレイアウトの平面図である。
【図２】本発明の他の好適な実施例のメモリ・モジュールおよび回路要素のレイアウトの平面図である。
【符号の説明】
１０ 回路ボード基板
１２〜２６ メモリ・モジュール・コネクタ
１２'〜２６' メモリ・モジュール
２８ クロック
３０ クロック配線
３２〜４２ マルチプレクサ
４４，４６ 配線
４８ ＳＤＲＡＭコントローラ
５０ ＥＤＣ
５２ ＳＤＲＡＭチップ
【発明の属する技術分野】
本発明は、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ；ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のための高速かつ低コストのメモリ・サブシステムに関する。本発明は、特に、高キャパシティＳＤＲＡＭメモリ・モジュールをレイアウトし、および伝送ライン効果に関係した問題を避けるために、既知の信号立上り時間の点から関連電子部品の配置を調整することに関する。
【０００２】
【従来の技術】
同期ダイナミック・ランダム・アクセス・メモリは、従来のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）よりもかなり大きい速度を与える。ＳＤＲＡＭメモリは、多くの場合、６６ＭＨｚおよび１００ＭＨｚ以上で動作し、または高速ＳＤＲＡＭシステムは、広く用いられるようになることが予期される。しかし、このような速度の増大は、伝送ライン効果がより大きくなるので、メモリ・サブシステムの設計について、新しい問題が生じる。
【０００３】
メモリ・システムでは、アドレス信号，制御信号，クロック信号の完全性を保持することが重要であるが、これはＳＤＲＡＭシステムの高速度では特に困難である。というのは、伝送ライン効果が、現われ始めるからである。ＳＤＲＡＭサブシステムにおいて、伝送ライン反射を避けるためには、薄膜埋込み抵抗のような直列抵抗の使用を必要とする解決方法が提案されている。この方法は、また、配線の両端に、抵抗／容量性の終端、例えばＡＣ終端を必要とする。これは、問題に対する比較的複雑かつ高コストな解決方法である。さらに、得られる信号は、システムのいくつかのポイントで、やっと受け入れることができる程度に、依然として劣っている。
【０００４】
高速ＳＤＲＡＭシステムにおいて、高品質の信号を保つ他の方法は、特別に構成されたバスおよびインタフェースの使用を含んでいる。しかし、この方法は、また、比較的に複雑であり、コストがかかる。
【０００５】
高キャパシティのＳＤＲＡＭに対する他の困難性は、アクセスされるメモリの量に必要な多数のアドレスラインに関係している。例えば、新しい高キャパシティのＳＤＲＡＭは、１６８または２００個のピンを有するデュアル・インライン・メモリ・モジュール（ＤＩＭＭ；ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）に典型的に実装されるが、シングル・インライン・メモリ・モジュール（ＳＩＭＭ；ｓｉｎｇｌｅ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）にも実装される。ＳＤＲＡＭは、また、通常のＤＲＡＭに必要でない数個の追加の信号、例えばクロック信号を用いている。これは、メモリ・サブシステムにおいて形成されなければならない接続の数を増加する。
【０００６】
最近のＳＤＲＡＭ／ＤＩＭＭシステムにおいて、必要とされる多数の接続は、相互接続配線のためのスペースを必要とする。このことは、従来のメモリ・サブシステムにおいて、ＳＤＲＡＭメモリと、メモリ・コントローラ，クロック，マルチプレクサのようなコンポーネントとの間の距離を長くする。このことは、配線の長さによる信号反射による問題を生じる。従来の構造における多数の接続と、メモリと関連メモリ・サブシステム・コンポーネントとの間の距離は、長い並列配線ネットを形成する。このネットは、特に複数バンクのメモリが用いられると、配線間の交差結合についての多くの困難性を生じさせる。
【０００７】
ＳＤＲＡＭシステムにおいて多数の接続のための配線をレイアウトする問題は、シングルバンク構造に比べて、デュアル・メモリバンク構造が選ばれるときに、２倍になる。ＳＤＲＡＭシステムのいくつかの実施は、シングルバンクのメモリ・モジュールのみを提供してきた。シングルバンク構造は、設計および製造は簡単であるが、デュアルバンク構造よりも、柔軟性および性能が劣る。
【０００８】
本発明は、２バンクに構成されたＳＤＲＡＭ高速メモリよりなる少なくとも８個のＤＩＭＭと共に用いるのに適したＳＤＲＡＭメモリ・サブシステムを提供する。本発明は、少なくとも１００ＭＨｚまでの速度で良好に動作し、および通常のＤＲＡＭ ＤＩＭＭまたはＳＩＭＭと完全な互換性を可能にする。さらに、レイアウトの問題および伝送ラインの問題に対し従来提案された解決方法に比べて、本発明の構造は、比較的安価である。本発明の構造は、通常のＤＲＡＭメモリ・サブシステム構造と同じＤＩＭＭコネクタおよびマザーボードを用いることができ、データネット用のＤＩＭＭに薄膜埋込み直列抵抗を必要としない。
【０００９】
本発明のメモリ・サブシステムにおける配線および支援電子部品のレイアウトおよび構造は、デュアルバンク構造の実現を困難にしている多数の並列データネット間の結合ノイズを低減する。
【００１０】
従来技術の問題および困難性を考慮して、本発明の目的は、低コストであり、直列抵抗の使用を必要としないＳＤＲＡＭメモリ・サブシステムを提供することにある。
【００１１】
本発明の他の目的は、伝送ライン効果による劣悪な信号に苦しまないＳＤＲＡＭメモリ・サブシステムを提供することにある。
【００１２】
本発明のさらに他の目的は、少なくとも８個のＳＤＲＡＭ ＤＩＭＭを有するデュアルバンク構造を与えるＳＤＲＡＭメモリ・サブシステム構造を提供することにある。
【００１３】
本発明のさらに他の目的は、複数メモリバンク構造において、結合ノイズを低減することにある。
【００１４】
本発明のさらに他の目的は、高速ＳＤＲＡＭ／ＤＩＭＭおよび通常のＤＲＡＭメモリと交換可能に用いることのできるメモリ・サブシステムを提供することにある。
【００１５】
本発明のさらに他の目的および利点は、一部は明らかであり、一部は以下の説明により明らかとなるであろう。
【００１６】
【課題を解決するための手段】
本発明は、近端または遠端の配線終端、あるいは埋込み直列抵抗を必要とすることなく、高速で動作する同期ダイナミック・ランダム・アクセス・メモリ・サブシステムを備えている。本発明は、クロックのような重要な電子支援コンポーネントを、ＳＤＲＡＭメモリの近くに配置する特定のレイアウトに基づいている。このことは、本発明にしたがって配置されると、配線についての重要な長さパラメータを満足することが必要とされるように、配線を極めて短くすることを可能にする。
【００１７】
特に、本発明は、回路ボードと、互いに近接して回路ボードに設けられた複数のコネクタとを備えている。メモリを互いに近接して配置して、信号が伝達する距離を最小にする。コネクタは、対応するＳＤＲＡＭ・メモリ・モジュールを受けるように構成されている。モジュール配線、すなわちメモリ・モジュール上の配線は、対応するコネクタから、メモリ・モジュールに設けられたＳＤＲＡＭメモリチップへクロック・パルスを伝送する。クロック・パルスを発生するクロックは、コネクタに近接して回路ボードに設けられており、クロックとコネクタとの間で回路ボード上にクロック配線が設けられている。クロックにより発生されるパルスは、本発明のクロック配線のレイアウトおよび配置に制限を与える既知の立上り時間を有している。クロック配線は、クロックからコネクタへクロック・パルスを伝送し、モジュール配線は、コネクタから、コネクタに配置されたモジュール上のＳＤＲＡＭメモリチップへ、クロック・パルスを伝送する。
【００１８】
この明細書で用いる“配線"という用語は、この発明のメモリ・サブシステムのコンポーネントを相互接続する導電性通路を意味している。一般に、配線は、回路ボード上に形成された通常の銅トレースより構成されるが、配線の他の形態も意図しており、いくつかの応用に用いることができる。
【００１９】
メモリ・サブシステムが本発明に従って構成されると、クロック配線は、次のようなインピーダンスおよび長さを有するように構成される。すなわち、配線（クロック配線とモジュール配線とを加えたもの）の長さにわたる、クロック・パルスの往復遅延時間が、クロック・パルスの既知の立上り時間よりも小さくなるようなインピーダンスおよび長さである。
【００２０】
好適な構造は、クロックを、互いに近接して設けられた２バンクのコネクタ間に設ける。この場合、８個のコネクタは、クロックの両側に配置された２バンクの４つのコネクタにグループ化される。この実施例では、サブシステムは、２バンクのコネクタ間で、クロックの両側に配置された２グループのマルチプレクサをさらに備えている。この配置は、配線の長さを短く保つことについて、多くの利点を有している。
【００２１】
本発明の最も好適な実施例では、コネクタは、ＳＤＲＡＭメモリまたは通常のＤＲＡＭメモリを受けることができる。通常のＤＲＡＭメモリは、拡張データアウト（ＥＤＯ；ｅｘｔｅｎｄｅｄ ｄａｔａ ｏｕｔ）ＤＲＡＭを含むあらゆる種類の非同期メモリ（通常、単にＤＲＡＭと呼ばれる）を含んでいる。この好適な構造では、メモリ・コントローラは、また、ＳＤＲＡＭおよびＤＲＡＭの両方を制御することができる。このことは、このシステムに用いられるメモリの種類に大きな柔軟性を与える。
【００２２】
本発明の他の実施例においては、クロックは、２バンクのコネクタに隣接して回路ボードに設けられ、一方のバンクのコネクタは、他方のバンクのコネクタと交互配置されている。この実施例では、メモリ・モジュールを保持するコネクタ間の間隔に対し非常に厳密な調整が行われ、配線の長さと、クロック・パルスの立上り時間との間の重要な関係が維持される。
【００２３】
【発明の実施の形態】
本発明の好適な実施例を、図１および図２を参照して説明する。これら図において、同一の参照番号は、本発明の同一の要素に用いられている。
【００２４】
本発明は、高速で低コストのＳＤＲＡＭメモリ・サブシステムを構成する際に含まれる問題、特にクロックとＳＤＲＡＭメモリ・モジュールとの間の配線が長い場合に発生する伝送ライン効果に関連した問題を解決することに関係する。
【００２５】
この問題に対する従前の解決方法は、薄膜埋込み直列抵抗および／または信号反射を軽減するために構成された近端あるいは遠端の終端を用いることを含んでいる。本発明は、クロックおよびマルチプレクサのような支援電子部品に対してメモリを注意深く配置して、メモリをその支援電子部品に接続するのに必要な配線長さを最小にすることによって、問題に対する解決方法を実現している。
【００２６】
図１は、本発明の好適な実施例を示しており、パーソナルコンピュータのマザーボードのような回路ボード基板１０の平面図である。
【００２７】
２バンクのコネクタに構成された８個のメモリ・モジュール・コネクタ１２〜２６が、回路ボード１０に接続されている。コネクタ１２〜１８を含むコネクタ・グループは、バンクＡを有し、コネクタ２０〜２６を含むコネクタ・グループは、バンクＢを有している。各グループのコネクタは、ピッチ間隔Ｄ１で離間されており、最も離れたコネクタ１２，２６は、２バンクのコネクタ間の中心から最大Ｄ２の距離に設けられている。コネクタ１２〜２６は、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）チップ５２を有するメモリ・モジュール１２′〜２６′を受けるように構成されている。
【００２８】
好適な構成では、これらのメモリ・モジュールは、デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）である。しかし、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）も、本発明に用いることができる。最も好適な構成では、コネクタ１２〜２６は、非同期型のランダム・アクセス・メモリ（ＤＲＡＭ）を受けることもできる。
【００２９】
メモリ・サブシステムの中心であって、２バンクのコネクタ間に、クロック２８が設けられている。典型的に、クロックは、位相ロックループ（ＰＬＬ）に基づいている。ＳＤＲＡＭメモリは、クロック配線３０によって、クロック２８に接続されている。図１のクロック配線は、図面を簡単にするために、理想化された形で描かれている。当業者であれば、クロック配線は、各コネクタ１２〜２６に接続され、コネクタから各モジュールの面に設けられたモジュール配線上の個々のＳＤＲＡＭメモリチップへ延びていることがわかるであろう。タイミングの要件は、クロック２８から最も近いＳＤＲＡＭへの配線が、最も遠いＳＤＲＡＭと同じ長さであることを必要とする。したがって、クロック２８からＤＩＭＭモジュール２６′，１２′上のメモリへの配線は、ほぼ直線状であるが、近いモジュールへのクロック配線は、同じ長さを有するためには、より遠回りのルートをとる。図１に示すように、メモリ・サブシステムの中央に、クロック２８を配置することによって、クロックからＤＩＭＭモジュール１２′，２６′上の最も遠いメモリへの距離は、最小となる。クロック信号を伝送する配線の全長は、回路ボード１０上のクロック配線（クロック信号をクロックからコネクタへ伝送する）の長さと、モジュール配線（モジュール上のクロック信号を、コネクタから個々のＳＤＲＡＭメモリチップへ伝送する）の長さとを加えたものとなる。
【００３０】
ＳＤＲＡＭメモリはＤＲＡＭメモリよりもかなり高速であり、したがってクロック２８は、６６ＭＨｚより大きい、好ましくは１００ＭＨｚまで、あるいは１００ＭＨｚより大きい周波数で、クロックパルスを発生することが予測される。これらの周波数では、クロックから最も遠いメモリチップまでの距離は、ＳＤＲＡＭメモリ・サブシステムにおいて極めて重要である。最も遠いメモリチップがクロックから非常に遠いと、伝送ライン効果が、信号の品質を低下し始める。
【００３１】
本発明は、クロックをコネクタに対して配置し、コネクタを互いに接近して離間して、配線長が以下の基準を満たすようにする。すなわち、クロックパルスの立上り時間（既知である）は、クロックパルスの往復遅延時間よりもかなり大きくなければならない。往復遅延時間は、クロック配線のインピーダンスと、クロック配線の長さとモジュール配線の長さとを加えたものとによって決定される。この往復遅延時間は、メモリ・サブシステムの設計者によって調整される。
【００３２】
図１に示されるクロックおよびコネクタの好適なレイアウト（クロックパルスは１ナノ秒の立上り時間を有し、クロック配線およびモジュール配線の典型的なインピーダンスは５０Ωである）を用いると、クロック配線およびモジュール配線の合計最大長さは、８．６ｃｍ（３．４インチ）である。
【００３３】
好適な構造では、コネクタ間の間隔Ｄ１の距離は、０．７６ｃｍ（０．３インチ）である。中央の領域に、支援電子部品用に十分なスペースを設けるためには、Ｄ２は最も好ましくは、約３．８ｃｍ（１．５インチ）である。これは、回路ボード１０上のクロック配線３０の長さと、ＤＩＭＭモジュール上のモジュール配線の長さとの間の適切なバランスを与える。ＤＩＭＭモジュール上のモジュール配線を減少して、したがって全配線長を調整するならば、ピッチ間隔Ｄ１を、約１．２７ｃｍ（０．５インチ）まで増大することができる。
【００３４】
モジュール配線の既知のインピーダンスおよび長さを有する一定種類のＳＤＲＡＭメモリ・モジュール、および既知のクロックパルス立上り時間を有する一定のクロックに対しては、クロック配線の長さを、クロックからＳＤＲＡＭチップへのクロックパルスの往復遅延時間がクロックパルスの立上り時間よりも小さくなるように、十分に短くなるように保つことが必要となる。
【００３５】
図１に示される構造において、クロックパルスについて許容できる最小立上り時間は、約８００ピコ秒である。
【００３６】
図１の好適な実施例は、この基準を満足させる配線および電子支援チップのレイアウトを有している。この実施例では、ＤＩＭＭの２つの別個のバンクＡ，Ｂ間にクロックおよびマルチプレクサ３２〜４２を配置している。この配置は、２つの主要な利点を有している。第１の利点は、クロック配線だけでなく、データおよびアドレス配線も、比較的短い配線長を有することである。第２の利点は、このレイアウトが、２つのバンク間でデータネット配線を分離することである。クロックおよびマルチプレクサからのデータネット配線は、バンクＢに対しては左側に行き、バンクＡに対しては右側へ行く。この分離は、結合ノイズを最小にする。左側バンクと右側バンクとの間でデータネット配線を分離することによって、結合ノイズが減少するだけでなく、多数の接続を配線することの難しさが軽減する。
【００３７】
クロック信号立上り時間が往復遅延時間よりも大きくなければならないという、クロック信号について前述した基準は、また、マルチプレクサ３２〜４２とＳＤＲＡＭメモリ・モジュールとの間を伝送される信号に適用される。したがって、前述したと同じ理由により、マルチプレクサとメモリ・モジュールとの間の配線を、相対的に短くすることが必要である。しかし、２つのバンクの中央部は、すでにクロックチップ２８によって占有されている。このことは、マルチプレクサをクロックの一方の側または他方の側に配置することを必要とする。
【００３８】
このようなマルチプレクサが用いられるならば、大きなキャパシティのマルチプレクサが得られるが、マルチプレクサからの配線は、追加の距離を延びて、単一のマルチプレクサが設けられているクロックの側から、メモリが設けられているクロックの反対側へ交差しなければならない。図１の配置において、クロックの下、例えばマルチプレクサ３２，３４または３６の位置に、単一のマルチプレクサが用いられるならば、単一のマルチプレクサからの配線は、図１の上半分、すなわちクロックの上に延びて、その領域に設けられているメモリチップをアクセスしなければならない。
【００３９】
この追加の配線長を避けるためには、複数のマルチプレクサを用いる。これらマルチプレクサは、クロックのそれらの対応する側のメモリチップをアクセスする。例えば、マルチプレクサ３２は、クロックの下の領域において、その左または右のＳＤＲＡＭメモリチップをアクセスし、一方、マルチプレクサ４２は、クロックの上の領域において、その左または右のＳＤＲＡＭメモリチップをアクセスする。多重化を、複数の個々のマルチプレクサに分解することによって、マルチプレクサ３２から配線４４を経た配線長さを、できるだけ短く保つことができる。マルチプレクサ４２は、配線４６を経て、そのメモリをアクセスする。
【００４０】
コネクタ１２〜２６のすべては、互いに近接して保持され、種々のコンポーネントの物理的サイズが与えられると、実行可能な程に近づけられる。
【００４１】
メモリは、ＳＤＲＡＭコントローラ４８により制御される。このコントローラは、また、コネクタ１２〜２６に近接して配置される。誤り訂正は、フロースルー誤り検出および訂正装置（ＥＤＣ装置）５０により与えられる。中央処理装置（ＣＰＵ）（図示せず）は、ＳＤＲＡＭコントローラ４８およびＥＤＣ装置５０を制御する。必要な場合には、サブシステムの設計者は、ＥＤＣ装置５０を排除し、バスをマルチプレクサに直接に接続することができる。
【００４２】
最も好ましい構造では、ＳＤＲＡＭコントローラ４８は、ＳＤＲＡＭと非同期タイプのＤＲＡＭとを制御するように構成される。このことは、メモリ・サブシステムが、ＳＤＲＡＭおよび低速ＤＲＡＭに交換可能に用いられることを可能にする。図示の構造にクロックおよびマルチプレクサを配置することによって、直列抵抗および近端／遠端伝送ライン終端の必要性が避けられる。このことは、メモリ・サブシステムのコストをかなり低減する。
【００４３】
図２は、本発明の他の実施例を示す。この実施例では、コネクタＡおよびＢの２つのバンクが交互配置され、クロックおよびマルチプレクサは、交互配置バンクの一方の側に配置される。
【００４４】
図２の構造では、距離Ｄ３を最小にするためには、ピッチ間隔Ｄ１は、図１の構造におけるよりも、より厳密に調整されなければならない。クロック２８と最も遠いメモリ・モジュール２６′との間の距離は、往復遅延時間が信号立上り時間よりも小さいという基準を越えることを避けるためには、最小でなければならない。図１の場合のように、往復遅延時間は、クロック配線３０の長さ（最も遠いＤＩＭＭ２６′への）により、クロック配線のインピーダンスにより、およびＤＩＭＭ２６′上でクロック信号を伝送するモジュール配線の長さおよびインピーダンスとによって、設定される。
【００４５】
図２の実施例に相当するレイアウト例は、７．６２ｍｍ（０．３インチ）ピッチの間隔Ｄ１、回路ボード上のクロック配線について５．８４ｃｍ（２．３インチ）の最大長、ＤＩＭＭ上のモジュール配線について２．７９ｃｍ（１．１インチ）の最大長、配線について５０Ωのインピーダンス、１ナノ秒の最小クロックパルス立上り時間を与える。これらの長さを、次のような場合に変化させることができる。すなわち、配線上を伝送される信号の往復遅延時間が信号立上り時間よりも小さく保持されるように、配線長が常に十分小さい場合である。
【００４６】
本発明を、特定の実施例に基づいて説明したが、当業者によれば、前述した説明から、多くの変形，変更が可能なことは明らかである。したがって、特許請求の範囲は、本発明の範囲および趣旨の範囲内にあるこのような変形，変更を含むことを意図するものである。
【００４７】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）同期ダイナミック・ランダム・アクセス・メモリ・サブシステムにおいて、
回路ボードを備え、
互いに近接して、前記回路ボードに設けられた複数のコネクタを備え、前記コネクタは、対応するコネクタから同期ダイナミック・ランダム・アクセス・メモリ・モジュール上に設けられたメモリへクロック・パルスを伝送するモジュール配線を有する前記同期ダイナミック・ランダム・アクセス・メモリ・モジュールを受けるように構成されており、
既知の立上り時間を有するクロック・パルスを発生するクロックを備え、このクロックは、前記コネクタに近接して前記回路ボードに設けられており、
前記回路ボード上に前記クロックと前記コネクタとの間に設けられ、前記コネクタに配置された同期ダイナミック・ランダム・アクセス・メモリ・モジュールに、前記クロック・パルスを与えるクロック配線を備え、前記クロックと前記同期ダイナミック・ランダム・アクセス・メモリ・モジュール上のメモリとの間の前記クロック配線とモジュール配線とにわたる、クロック・パルスの往復遅延時間が、前記クロック・パルスの既知の立上り時間よりも小さい往復遅延時間を有するように、前記クロック配線は、インピーダンスおよび長さを有する、
ことを特徴とする同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（２）前記クロックは、互いに近接して設けられたコネクタのバンク間で、前記回路ボードに設けられている、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（３）前記クロックの両側に配置された２バンクの４つのコネクタにグループ化された８個のコネクタを備える、ことを特徴とする上記（２）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（４）２バンクのコネクタを備え、前記クロックは、前記２つのバンク間の中央に配置され、前記２バンクのコネクタ間で、前記クロックの両側に配置された２グループのマルチプレクサをさらに備える、ことを特徴とする上記（２）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（５）前記複数のコネクタは、１２．７ｍｍ以下（０．５インチ以下）で連続的に離間されている、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（６）前記複数のコネクタは、７．６２ｍｍ以下（０．３インチ以下）で連続的に離間されている、ことを特徴とする上記（５）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（７）前記コネクタに近接して、前記回路ボードに設けられた複数のマルチプレクサをさらに備える、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（８）前記マルチプレクサは、２つのバンクに構成され、前記マルチプレクサは、前記２バンクのコネクタ間で前記回路ボードに設けられている、ことを特徴とする上記（７）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（９）前記コネクタは、同期ダイナミック・ランダム・アクセス・メモリを有する対応するデュアル・インライン・メモリ・モジュールを受けるように構成されている、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１０）前記クロックは、１ナノ秒以下の立上り時間を有するクロック・パルスを発生する、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１１）前記クロック配線と前記モジュール配線との合計長さは、約８．６３６ｃｍ（約３．４インチ）よりも大きくない、ことを特徴とする上記（１０）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１２）前記コネクタに近接して、前記回路ボードに設けられたメモリ・コントローラをさらに備える、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１３）前記メモリ・コントローラは、同期ダイナミック・ランダム・アクセス・メモリを制御することができ、また、非同期ダイナミック・ランダム・アクセス・メモリを制御できる、ことを特徴とする上記（１２）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１４）前記クロックは、２バンクのコネクタに隣接して前記回路ボードに設けられ、一方のバンクのコネクタは、他方のバンクのコネクタと交互配置されている、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１５）前記コネクタに近接して、前記回路ボードに設けられた複数のマルチプレクサをさらに備える、ことを特徴とする上記（１４）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１６）前記クロックは、６６ＭＨｚより大きい周波数でクロック・パルスを発生する、ことを特徴とする上記（１）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１７）前記クロックは、約１００ＭＨｚの周波数でクロック・パルスを発生する、ことを特徴とする上記（１６）に記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
（１８）同期ダイナミック・ランダム・アクセス・メモリ・サブシステムにおいて、
回路ボードを備え、
互いに近接して、前記回路基板に設けられた複数のコネクタを備え、前記コネクタは、同期ダイナミック・ランダム・アクセス・メモリを有する対応するデュアル・インライン・メモリ・モジュールを受けるように構成され、前記デュアル・インライン・メモリ・モジュールは、対応するコネクタから前記同期ダイナミック・ランダム・アクセス・メモリ・モジュールに、クロック・パルス，データ，アドレス信号を伝送する配線を有し、
６６ＭＨｚより大きい周波数で前記クロック・パルスを発生するクロックを備え、このクロックは、前記コネクタに近接して前記回路ボードに設けられており、
前記コネクタに近接して前記回路ボードに設けられた複数のマルチプレクサを備え、
前記回路ボード上に設けられ、前記クロックと前記マルチプレクサと前記コネクタとの間に前記クロック・パルスを伝送する配線を備え、前記回路ボード上の前記配線は、伝送される前記クロック・パルスの往復遅延時間が、前記クロック・パルスの既知の立上り時間よりも小さくなるように、インピーダンスおよび長さを有する、
ことを特徴とする同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
【図面の簡単な説明】
【図１】本発明の好適な実施例のメモリ・モジュールおよび回路要素のレイアウトの平面図である。
【図２】本発明の他の好適な実施例のメモリ・モジュールおよび回路要素のレイアウトの平面図である。
【符号の説明】
１０ 回路ボード基板
１２〜２６ メモリ・モジュール・コネクタ
１２'〜２６' メモリ・モジュール
２８ クロック
３０ クロック配線
３２〜４２ マルチプレクサ
４４，４６ 配線
４８ ＳＤＲＡＭコントローラ
５０ ＥＤＣ
５２ ＳＤＲＡＭチップ
Claims (18)
- 同期ダイナミック・ランダム・アクセス・メモリ・サブシステムにおいて、
回路ボードを備え、
互いに近接して、前記回路ボードに設けられた複数のコネクタを備え、前記コネクタは、対応するコネクタから同期ダイナミック・ランダム・アクセス・メモリ・モジュール上に設けられたメモリへクロック・パルスを伝送するモジュール配線を有する前記同期ダイナミック・ランダム・アクセス・メモリ・モジュールを受けるように構成されており、
既知の立上り時間を有するクロック・パルスを発生するクロックを備え、このクロックは、前記コネクタに近接して前記回路ボードに設けられており、
前記回路ボード上に前記クロックと前記コネクタとの間に設けられ、前記コネクタに配置された同期ダイナミック・ランダム・アクセス・メモリ・モジュールに、前記クロック・パルスを与えるクロック配線を備え、前記クロックと前記同期ダイナミック・ランダム・アクセス・メモリ・モジュール上のメモリとの間の前記クロック配線とモジュール配線とにわたる、クロック・パルスの往復遅延時間が、前記クロック・パルスの既知の立上り時間よりも小さい往復遅延時間を有するように、前記クロック配線は、インピーダンスおよび長さを有する、
ことを特徴とする同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。 - 前記クロックは、互いに近接して設けられたコネクタのバンク間で、前記回路ボードに設けられている、ことを特徴とする請求項１記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記クロックの両側に配置された２バンクの４つのコネクタにグループ化された８個のコネクタを備える、ことを特徴とする請求項２記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- ２バンクのコネクタを備え、前記クロックは、前記２つのバンク間の中央に配置され、前記２バンクのコネクタ間で、前記クロックの両側に配置された２グループのマルチプレクサをさらに備える、ことを特徴とする請求項２記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記複数のコネクタは、１２．７ｍｍ以下（０．５インチ以下）で連続的に離間されている、ことを特徴とする請求項１記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記複数のコネクタは、７．６２ｍｍ以下（０．３インチ以下）で連続的に離間されている、ことを特徴とする請求項５記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記コネクタに近接して、前記回路ボードに設けられた複数のマルチプレクサをさらに備える、ことを特徴とする請求項１記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記マルチプレクサは、２つのバンクに構成され、前記マルチプレクサは、前記２バンクのコネクタ間で前記回路ボードに設けられている、ことを特徴とする請求項７記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記コネクタは、同期ダイナミック・ランダム・アクセス・メモリを有する対応するデュアル・インライン・メモリ・モジュールを受けるように構成されている、ことを特徴とする請求項１記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記クロックは、１ナノ秒以下の立上り時間を有するクロック・パルスを発生する、ことを特徴とする請求項１記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記クロック配線と前記モジュール配線との合計長さは、約８．６３６ｃｍ（約３．４インチ）よりも大きくない、ことを特徴とする請求項１０記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記コネクタに近接して、前記回路ボードに設けられたメモリ・コントローラをさらに備える、ことを特徴とする請求項１記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記メモリ・コントローラは、同期ダイナミック・ランダム・アクセス・メモリを制御することができ、また、非同期ダイナミック・ランダム・アクセス・メモリを制御できる、ことを特徴とする請求項１２記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記クロックは、２バンクのコネクタに隣接して前記回路ボードに設けられ、一方のバンクのコネクタは、他方のバンクのコネクタと交互配置されている、ことを特徴とする請求項１記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記コネクタに近接して、前記回路ボードに設けられた複数のマルチプレクサをさらに備える、ことを特徴とする請求項１４記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記クロックは、６６ＭＨｚより大きい周波数でクロック・パルスを発生する、ことを特徴とする請求項１記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 前記クロックは、約１００ＭＨｚの周波数でクロック・パルスを発生する、ことを特徴とする請求項１６記載の同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
- 同期ダイナミック・ランダム・アクセス・メモリ・サブシステムにおいて、
回路ボードを備え、
互いに近接して、前記回路ボードに設けられた複数のコネクタを備え、前記コネクタは、同期ダイナミック・ランダム・アクセス・メモリを有する対応するデュアル・インライン・メモリ・モジュールを受けるように構成され、前記デュアル・インライン・メモリ・モジュールは、対応するコネクタから前記同期ダイナミック・ランダム・アクセス・メモリ・モジュールに、クロック・パルス、データ、アドレス信号を伝送する配線を有し、
６６ＭＨｚより大きい周波数で前記クロック・パルスを発生するクロックを備え、このクロックは、前記コネクタに近接して前記回路ボードに設けられており、
前記コネクタに近接して前記回路ボードに設けられた複数のマルチプレクサを備え、
前記回路ボード上に設けられ、前記クロックと前記コネクタとの間に前記クロック・パルスを伝送する配線を備え、前記回路ボード上の前記クロック・パルスを伝送する配線は、前記クロックと前記デュアル・インライン・メモリ・モジュール上のメモリとの間の、前記回路ボード上の配線と同期ダイナミック・ランダム・アクセス・メモリ・モジュール上の配線とにわたり伝送される前記クロック・パルスの往復遅延時間が、前記クロック・パルスの既知の立上り時間よりも小さくなるように、インピーダンスおよび長さを有する、
ことを特徴とする同期ダイナミック・ランダム・アクセス・メモリ・サブシステム。
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