JP2003517173A - 光学記録装置または光学再生装置のフロントエンドｉｃ内での訂正およびトラック・バッファリング用のストレージとしてのｓｄｒａｍの使用 - Google Patents

光学記録装置または光学再生装置のフロントエンドｉｃ内での訂正およびトラック・バッファリング用のストレージとしてのｓｄｒａｍの使用

Info

Publication number
JP2003517173A
JP2003517173A JP2001545309A JP2001545309A JP2003517173A JP 2003517173 A JP2003517173 A JP 2003517173A JP 2001545309 A JP2001545309 A JP 2001545309A JP 2001545309 A JP2001545309 A JP 2001545309A JP 2003517173 A JP2003517173 A JP 2003517173A
Authority
JP
Japan
Prior art keywords
sdram
data
sdr
correction
reed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001545309A
Other languages
English (en)
Inventor
ロタール フライスマン
マーテン カブツ
リカルト ルチュマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thomson Licensing SAS
Original Assignee
Thomson Licensing SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson Licensing SAS filed Critical Thomson Licensing SAS
Publication of JP2003517173A publication Critical patent/JP2003517173A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10527—Audio or video recording; Data buffering arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1866—Error detection or correction; Testing, e.g. of drop-outs by interleaving
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H01L2924/14361—Synchronous dynamic random access memory [SDRAM]

Abstract

(57)【要約】 本発明は、光学記録装置または光学再生装置のフロントエンドＩＣ内での訂正およびトラック・バッファリング用のストレージとしてのＳＤＲＡＭ（ＳＤＲ）の使用の方法および配置に関し、具体的には、ＤＶＤおよびＣＤのフロントエンドＩＣでの訂正およびトラック・バッファリング用のストレージとしてのＳＤＲＡＭ（ＳＤＲ）の使用の方法および配置に関する。この目的のために、記憶されるか読み取られるデータが、ＳＤＲＡＭ（ＳＤＲ）トラフィックを加速するのに適当なバーストに編成される。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、光学記録装置または光学再生装置のフロントエンドＩＣでの訂正お
よびトラック・バッファリング用のストレージとしてのＳＤＲＡＭの使用の方法
および配置に関し、具体的には、ＣＤ応用例にも使用することができるＤＶＤフ
ロントエンドＩＣでの訂正およびトラック・バッファリング用のストレージとし
てのＳＤＲＡＭの使用の方法および配置に関する。
【０００２】 （発明の背景） 従来の光学記録装置または光学再生装置には、光学記録装置または光学再生装
置のフロントエンドＩＣでの訂正およびトラック・バッファリング用のＳＲＡＭ
またはＤＲＡＭストレージが含まれる。ＳＤＲＡＭは、特定のパイプライン式ア
ドレス・ロジックによってアクセスされる２バンクのメモリを中心に構築される
。普通のＤＲＡＭと異なって、アドレッシングをデータ操作と並列に行うことが
でき、選択された動作モードに応じて、連続するロケーションのバーストが行わ
れる。これによって、一般的なＤＲＡＭと比較して、速度が劇的に加速され、そ
の一方で、多少の追加のバッファリングおよびアドレス制御が必要になる。ＳＤ
ＲＡＭは、同期式（Ｓｙｎｃｈｒｏｎｏｕｓ）ＤＲＡＭの頭字語であり、これは
、メモリ・チップ上で信号入力と信号出力の同期にクロックを使用するＤＲＡＭ
技術を意味する。クロックは、駆動側ＩＣ内で生成され、そのシステム・クロッ
クから導出され、その結果、メモリ・チップのタイミングと駆動側ＩＣのタイミ
ングが同期状態になる。光学記録装置または光学再生装置のフロントエンドＩＣ
内での記憶、訂正、およびトラック・バッファリングに関するデータ・ストリー
ムは、複数の異なるモードに起因して、非同期データ・ストリームであり、コン
ピュータ応用例で一般的に使用される場合のように定義されたバースト構造なら
びに一定の速度を有しないので、ＳＤＲＡＭ内で直接に処理できる形で設計され
ていない。したがって、ＳＤＲＡＭ使用に関するストリームの適応が必要である
。
【０００３】 （発明の概要） 本発明の目的は、光学記録装置または光学再生装置のフロントエンドＩＣ内で
の訂正およびトラック・バッファリング用のストレージとしてＳＤＲＡＭを使用
することを可能にする方法および配置を作成することである。
【０００４】 光学記録装置または光学再生装置のフロントエンドＩＣは、光ディスクからの
データを再構成し、エラー検出を実行するように設計され、いくつかの実施形態
で、読取ユニットの物理的変動を補償するための見つかったエラーの訂正および
データの記憶が予測され、この機能を、トラック・バッファ・モードと称する。
【０００５】 本発明の一態様によれば、記憶されるか読み取られるデータが、ＳＤＲＡＭト
ラフィックを加速するのに適当なバーストに編成される。
【０００６】 ＳＤＲＡＭは、特定のパイプライン式アドレス・ロジックによってアクセスさ
れる２バンクのメモリを中心に作られ、普通のＤＲＡＭと比較して速度が劇的に
加速される。これらの特徴の最大の利益は、データ転送がバーストで行われ、か
つ、アクセスをいわゆるピンポン・モードすなわち各アクセスでバンクを変更し
ながら行えるようにメモリ内でデータが編成される場合に、達成される。
【０００７】 フロントエンドＩＣが、外部ＳＤＲＡＭと共に選択される場合に、インターフ
ェースが、外部ＳＤＲＡＭとの間のデータ転送を監視し、外部ＳＤＲＡＭを編成
しなければならない。したがって、機能モードに応じて、作業が変化する：
【０００８】 Ａ）以下の４つの作業を、トラック・バッファ・モードで処理しなければなら
ない。
【０００９】 Ａ１）リード・ソロモンから来る生データを、同期信号の助けを得て外部ＳＤ
ＲＡＭに記憶する。リード・ソロモン・ブロックが、データがリード・ソロモン
・バッファによって送られた後に、さらに続く内部／外部訂正を実行する間に、
もう１つのＥＣＣブロックのデータが、リード・ソロモン・バッファ・インター
フェースから送られる。したがって、面積は、ＥＣＣブロック２つ分の大きさが
必要である。
【００１０】 Ａ２）リード・ソロモンが訂正用のデータを送る時に、記憶された生データの
訂正を実行しなければならない。リード・ソロモンがこのデータをいつどのよう
にして使用可能にするかに応じて、外部ＳＤＲＡＭインターフェースが、ＥＣＣ
ブロックからのシンボルにランダムにアクセスして、訂正データのゆえにそれを
更新し、記憶・バックしなければならない。
【００１１】 Ａ３）ＥＣＣブロックの訂正作業が完了した時に、トラック・バッファ制御ユ
ニットが、通知を受け、訂正されたデータのバースト的な読取を開始する。シン
ボルは、ビット単位でスクランブル解除されなければならず、データストリーム
のセクタの最終冗長性検査に関するいわゆるＥＤＣ検査を実行しなければならな
い。固定された待ち時間の後に、スクランブル解除されたデータが、外部ＳＤＲ
ＡＭアドレス・ユニットを介して、ＳＤＲＡＭ内のいわゆるトラック・バッファ
区域にライト・バックされる。この区域は、セクタに分割され、位置および有効
性を意味するセクタの内容は、トラック・バッファ制御ユニットによって制御さ
れる。
【００１２】 Ａ４）バックエンド・インターフェースまたは内部マイクロコントローラの要
求時に、トラック・バッファ制御ユニットが、セクタを要求して、それらのセク
タをトラック・バッファ区域から出力バッファへ読み取る。ＳＤＲＡＭ速度をバ
ックエンドの速度に適合させるために、バックエンド・インターフェースと外部
ＳＤＲＡＭインターフェースの間のハンドシェーク手順が予測される。どのデー
タを送るかの制御は、トラック・バッファ制御ユニットによって行われる。
【００１３】 Ｂ）ＲＡＭなしリード・ソロモン構成では、バックエンド・インターフェース
が、リード・ソロモンによって送られる生データおよびオフセット・マスクを適
当な形でフェッチできるようになる前に、メモリ制御をそれらのバッファとして
使用することができる。
【００１４】 Ｃ）いわゆる後方互換構成では、ＳＤＲＡＭインターフェースが、フロントエ
ンドＩＣのうちで作業Ａ３の第１部分に従ってビット単位のスクランブル解除お
よびＥＤＣ計算を実行する部分にデータを送る前に、作業Ａ１およびＡ２を実行
しなければならない。訂正されスクランブル解除されたデータは、メモリ制御に
送り返され、メモリ制御は、各セクタの末尾にＥＤＣ結果を追加して、そのデー
タをバックエンド・インターフェースから使用可能にする。
【００１５】 ＣＤモードの場合には、作業Ａ１によって、入ってくるビットストリームが、
前記ＳＤＲＡＭによって形成されるメモリに記憶される。訂正がリード・ソロモ
ン・ブロックで行われるので、作業Ａ２は不要である。作業Ａ３およびＡ４は、
ＤＶＤモードで行われるのと同様に実行され、トラックバッファ制御ユニットが
、ＣＤの必要に従ってデータを修正する。
【００１６】 すべての作業を実行するために、メモリおよびタイミング制御によって、入っ
てくるデータ・ストリームと出てゆくデータ・ストリームの異なる速度に適応す
るためのバッファと、ＲＡＭを使用するリード・ソロモン構成では異なる作業の
ためにアドレス・カウンタを含むＳＤＲＡＭインターフェースに接続される内部
バスの制御とを保たなければならない。ＲＡＭなしリード・ソロモン構成では、
メモリおよびタイミング制御によって、出てゆくデータ・ストリームを時間的に
編成し、順序付けて、バックエンド・インターフェースの作業を容易にすること
ができる。以下の節では、モードＡを前提とする。他の構成については、データ
転送に、古いブロックを迂回させる。
【００１７】 本発明による構成は、下記のブロックを有する。
【００１８】 リード・ソロモン・ブロック このブロックは、好ましくはバッファから来るデータ・ストリームからパリテ
ィ・データをはぎとり、ＳＤＲＡＭアドレス・ユニットに送らなければならない
。訂正データが計算された後に、更新バイトおよび訂正のロケーションを、ＳＤ
ＲＡＭアドレス・ユニットに送らなければならず、ＳＤＲＡＭアドレス・ユニッ
トは、訂正を実行し、訂正されたシンボルを記憶・バックしなければならない。
【００１９】 トラック・バッファ制御ユニット ＥＣＣ訂正が実行される時に、ＥＣＣブロックを、ＳＤＲＡＭのいわゆるＥＣ
Ｃバッファ区域から、いわゆるトラック・バッファ区域に移動しなければならな
い。トラック・バッファ制御ユニットが、レディ信号を得、ＥＣＣバッファから
の訂正されたデータのセクタ単位の読取が、開始され、ビットはスクランブル解
除されたものであり、計算された現在のセクタのＥＳＤおよび結果が、ＳＤＲＡ
Ｍの、トラック・バッファ制御ユニットによって制御されるシンボリック・ロケ
ーションに続くＴＲバッファ区域に記憶・バックされる。セクタが終了した時に
、トラック・バッファ制御ユニットが、現在のセクタが有効であるかどうかを判
断し、次のセクタのためにロケーションを増分するか、ロケーションを保持する
。バックエンドＩＣに関して、トラック・バッファ制御ユニットが、それにセク
タを送る要求を処理し、要求されたセクタがトラックバッファ区域に含まれるこ
とを検証する。含まれる場合に、要求がＳＤＲＡＭアドレス・ユニットに転送さ
れ、要求されたセクタ・アドレスを送ることによってバックエンド・ストリーム
が初期化される。バックエンド・インターフェースが、現在受け取られているセ
クタの終りについてトラック・バッファ制御ユニットに知らせる。ＲＡＭなしリ
ード・ソロモン機能構成では、生データを、同一の信号線を介して送ることがで
きると同時に、オフセットおよびアドレスによって実行される訂正マスクを、こ
のデータが使用可能である時に、バックエンド・インターフェースへの制御信号
と共に追加の信号線に置くことができる。データおよび訂正マスクのストリーム
の調整およびフォーマットは、バックエンド・インターフェース・ユニットの自
律的作業である。
【００２０】 ＳＤＲＡＭアドレス・ユニット このユニットは、前に説明した要求に関して回答しなければならず、メモリ・
リソースの記帳を行わなければならない。ＳＤＲＡＭのサイズおよびそのタイミ
ング仕様に応じて、物理ＳＤＲＡＭアドレスへのデータの正しいマッピングを行
わなければならない。ＳＤＲＡＭは、機能的に下記の２つの区域に分割される。 ＥＣＣブロック区域と、 トラック・バッファ区域。
【００２１】 ＥＣＣブロック区域には、少なくとも２つのＥＣＣブロックが含まれなければ
ならない。というのは、ＥＣＣブロックがリード・ソロモン部分から完全に読み
取られた後でなければ、エラー訂正の計算を開始できないからである。リード・
ソロモン・ユニットによって実行される内部／外部ランの数によって、訂正デー
タが使用可能になり、ＳＤＲＡＭアドレス・ユニットに送ることができる時が決
定される。これらの処理が、代替ＥＣＣブロックが読み込まれる前に完了する場
合には、２つのＥＣＣブロックだけを、ＳＤＲＡＭ内に記憶する必要があり、そ
れ以外の場合には、数を増やさなければならない。ＳＤＲＡＭの残りは、セクタ
単位で編成されるトラック・バッファ区域によって満たすことができる。トラッ
ク・バッファ制御ユニットは、長いセクタＩＤと、トラック・バッファ区域内の
ロケーションとの間の相互参照を保つ。データ交換を加速するために、ＳＤＲＡ
Ｍでは、アドレッシングおよびデータ・トラフィックがパイプライン化される。
データが、事前に設定された長さのバーストで受け取られるか送られる間に、次
のバースト・パッケージの先頭のアドレスを、現在転送されているデータのアド
レスおよび方向に応じて、ＳＤＲＡＭに送ることができる。バースト動作中のア
ドレスの増分は、ＳＤＲＡＭによって内部的に行われる。
【００２２】 ＳＤＲＡＭのアドレッシングを、下で詳細に説明するが、これによって、この
分離の必要が明瞭になる。
【００２３】 ＳＤＲＡＭの使用によって、ＤＶＤフロントエンドＩＣのＳＤＲＡＭトラフィ
ックが高速になり、ＩＣ内でデータ・フローを処理する際のより洗練された特徴
が可能になる。帯域幅制限が回避されるので、データフローの編成がより簡単に
なる。
【００２４】 本発明を、これから添付図面を参照して説明する。
【００２５】 （好ましい実施形態の詳細な説明） 図１に、たとえばＤＶＤプレイヤとしての光学記録装置または光学再生装置の
フロントエンドＩＣ内での訂正およびトラック・バッファリング用のストレージ
としてのＳＤＲＡＭ ＳＤＲの配置を示す。ＣＤモードのブロックおよび接続な
らびに制御線は含まれない。フロントエンドＩＣでの訂正およびトラック・バッ
ファリング用のストレージとしてＳＤＲＡＭ ＳＤＲを使用するＤＶＤプレイヤ
には、図１によれば、リード・ソロモン・デコーダＲＳＤ、メモリ・コントロー
ラＭＣ、トラック・バッファ・コントローラＴＢＣ、バックエンド・インターフ
ェースＢＥＩ、および前記ＳＤＲＡＭ ＳＤＲが含まれる。リード・ソロモン・
デコーダＲＳＤ、メモリ・コントローラＭＣ、および前記ＳＤＲＡＭ ＳＤＲは
、システム・クロックＣＬＫに接続される。リード・ソロモン・デコーダＲＳＤ
は、たとえばＤＶＤとしての光学記録媒体から供給される前処理されたデータＤ
ＡＴＡ＿ＩＮを受け取る。前処理されたデータＤＡＴＡ＿ＩＮならびに、図示さ
れていない獲得部分からの図示されていないＥＣＣ信号、セクタ信号、およびフ
レーム開始信号が、リード・ソロモン・デコーダＲＳＤに入ってくるシンボルで
ある。図を単純にすることだけのために、ユニット間の要約された接続が、数本
の線によってほとんど形成される図１に示されている。リード・ソロモン・デコ
ーダＲＳＤは、前記メモリ・コントローラＭＣに接続されて、訂正データＲＳ＿
ＤＡＴＡを記憶し、メモリ・コントローラＭＣと交換し、もう１つの接続を介し
て、訂正されたデータＣＲ＿ＤＡＴＡを、前記メモリ・コントローラＭＣおよび
トラック・バッファ・コントローラＴＢＣに供給し、トラック・バッファ・コン
トローラＴＢＣは、接続を介して、トラック情報ｔｏ＿ＴＲおよびトラック・ア
ドレスｔｒ＿ａｄｄｒをメモリ・コントローラＭＣに供給する。メモリ・コント
ローラＭＣおよびＳＤＲＡＭ ＳＤＲは、アドレスａｄｄｒおよびＲＡＭ制御信
号ｒａｍ＿ｃｔｒｌによって制御されるバスＤＢＵＳを介してデータを交換する
ように接続される。前述のバックエンド・インターフェースＢＥＩは、要求され
たデータｔｏ＿ＢＥをメモリ・コントローラＭＣから受け取り、このデータは、
トラック・バッファ・コントローラＴＢＣに送られる要求コマンドｒｅｑによっ
て要求されたものである。
【００２６】 図１に示されたユニットを、下で詳細に説明する。
【００２７】 リード・ソロモン・デコーダＲＳＤ このブロックは、入ってくる前処理されたデータＤＡＴＡ＿ＩＮからパリティ
・データをはぎとり、メモリ・コントローラＭＣを介してＳＤＲＡＭ ＳＤＲに
送る。訂正データが計算された後に、ＳＤＲＡＭ ＳＤＲ上の誤りのあるデータ
が、訂正されたデータと交換される。
【００２８】 １．１ トラック・バッファ・コントローラＴＢＣ ＥＣＣ訂正が実行される時に、ＳＤＲＡＭ ＳＤＲのＥＣＣ区域に記憶された
ＥＣＣブロックが、トラック・バッファ区域への転送の用意ができる。トラック
・バッファ・コントローラＴＢＣは、訂正されたデータをＥＣＣ区域からセクタ
単位で読み取り、有効性判断の準備を行い、ＳＤＲＡＭ ＳＤＲのトラック・バ
ッファ区域へのメモリ制御を介する訂正されたデータの記憶を調整する。
【００２９】 トラック・バッファ・コントローラＴＢＣの要求時に、メモリ・コントローラ
ＭＣが、ＳＤＲＡＭ ＳＤＲのトラック・バッファ区域からデータをセクタ単位
でフェッチし、それをバックエンド・インターフェースＢＥＩに送る。
【００３０】 １．２ メモリ・コントローラＭＣ このユニットは、前に説明した要求に回答し、メモリ・リソースの記帳を行わ
なければならない。ＳＤＲＡＭ ＳＤＲのサイズおよびそのタイミング仕様に応
じて、物理アドレスへのデータの正しいマッピングが行われる。ＳＤＲＡＭ Ｓ
ＤＲは、機能的に、次の２つの区域に分割される。 ＥＣＣブロック区域と、 トラック・バッファ区域。
【００３１】 ＥＣＣブロック区域には、少なくとも２つのＥＣＣブロックが含まれなければ
ならない。というのは、ＥＣＣブロックがリード・ソロモン・デコーダＲＳＤか
ら完全に読み取られた後でなければ、エラー訂正の計算を開始できないからであ
る。リード・ソロモン・デコーダＲＳＤによって実行される内部／外部ランの数
によって、訂正されたデータＣＲ＿ＤＡＴＡが使用可能になり、メモリ・コント
ローラＭＣに送ることができる時が決定される。これらの処理が、代替ＥＣＣブ
ロックが読み込まれる前に完了する場合には、２つのＥＣＣブロックだけを、Ｓ
ＤＲＡＭ ＳＤＲ内に記憶する必要があり、それ以外の場合には、数を増やさな
ければならない。
【００３２】 セクタ単位で編成される、ＳＤＲＡＭ ＳＤＲのトラック・バッファ区域によ
って、ＳＤＲＡＭ ＳＤＲの残りを満たすことができる。
【００３３】 メモリ・コントローラＭＣは、使用されるＳＤＲＡＭ ＳＤＲのサイズおよび
タイミング仕様を守りながら、関連するプロセスの物理アドレスを保たなければ
ならない。データが、事前にセットされたバースト長でバーストとしてＳＤＲＡ
Ｍ ＳＤＲに送られ、次のバースト・パッケージの先頭のアドレスが、パイプラ
イン内のデータ交換、アドレッシング、およびデータ・トラフィックを加速する
ためにＳＤＲＡＭ ＳＤＲに送られる。ＳＤＲＡＭ ＳＤＲは、バースト動作中
に内部でアドレスの増分を行う。
【００３４】 図２に示されたＳＤＲＡＭ ＳＤＲは、メモリの２つのバンク、バンク０およ
びバンク１を中心に作られ、これらのバンクは、特にパイプライン化されたアド
レスおよびＲＡＭ制御信号ｒａｍ＿ｃｔｒｌによってアクセスされる。普通のＤ
ＲＡＭと異なって、アドレッシングを、連続するバーストのロケーションに依存
するデータ操作と並列に、広範に行うことができる。これによって、一般的なＤ
ＲＡＭと比較して、速度が劇的に加速される。これらの特徴の最大の利益は、デ
ータ転送がバーストで行われ、かつ、アクセスをピンポン・モードすなわち各ア
クセスでバンクを変更しながら行えるようにメモリ内でデータが編成される場合
に、達成される。システム・クロックＣＬＫによって、すべての転送が同期化さ
れるが、複数の異なるデータ速度を扱わなければならない。
【００３５】 １．２．１ ＳＤＲＡＭ ＳＤＲの動作 例として、２つの図、図３および４に、使用されるシステム・クロックＣＬＫ
について２のいわゆるＣＡＳレイテンシをセットされた１６Ｍビットメモリを有
するＳＤＲＡＭ ＳＤＲについて使用されるいわゆるピンポン動作を示す。ＳＤ
ＲＡＭ ＳＤＲの入力−出力動作は、図３および４に示されているように実行さ
れる。図３および４のそれぞれで、ＳＤＲＡＭ ＳＤＲのメモリのバンクである
バンク０およびバンク１に対して実行される動作を示す第１行ａを示す。各転送
は、ｒａｍ＿ｃｔｒｌによって指定されるバンクを活動化することと、その後、
図１のｒａｍ＿ｃｔｒｌ信号をセットすることによって実行される読取コマンド
または書込コマンドによって、開始される。動作の結果が、データの向きを示す
ＤＩＮまたはＤＯＵＴとして示されている。第２行ｂに、システム・クロックＣ
ＬＫを示し、第３行ｃに、メモリ・コントローラＭＣによって制御される特定の
アドレスａｄｄｒを示す。これらは、適当な時に送られるロウ・アドレスＲ０、
Ｒ１、…およびカラム・アドレスＣａ、Ｃｂ、…に分割される。第４行ｄに、こ
れに対応してバスＤＢＵＳ上に現れるデータを示す。項目は、アドレス信号ａｄ
ｄｒ上で送られる関係するロケーションＲ．およびＣ．と、バースト内のロケー
ションの増分される番号を用いてマークされている。図３に示された出力動作で
は、アドレスとデータを同時にアクティブにされる相互のバンクでの連続する読
取要求が示され、図４では、書込動作に関する同一物が示されている。
【００３６】 この使用法は、この実施形態で述べた特定のＳＤＲＡＭに制限されず、当業者
は、本発明から離れずに簡単にこれを修正することができる。
【図面の簡単な説明】
【図１】 光学記録装置または光学再生装置のフロントエンドＩＣ内での訂正およびトラ
ック・バッファリング用のストレージとしてのＳＤＲＡＭの使用のブロック図で
ある。
【図２】 ＳＤＲＡＭの構造の概略図である。
【図３】 ＳＤＲＡＭの可能な書込シーケンスの概略図である。
【図４】 ＳＤＲＡＭの可能な読取シーケンスの概略図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１１月１４日（２００１．１１．１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の名称】 光学記録装置または光学再生装置のフロントエンドＩＣ内での
訂正およびトラック・バッファリング用のストレージとしてのＳＤＲＡＭの使用
【特許請求の範囲】
【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、光学記録装置または光学再生装置のフロントエンドＩＣでの訂正お
よびトラック・バッファリング用のストレージとしてのＳＤＲＡＭの使用の方法
および配置に関し、具体的には、ＣＤ応用例にも使用することができるＤＶＤフ
ロントエンドＩＣでの訂正およびトラック・バッファリング用のストレージとし
てのＳＤＲＡＭの使用の方法および配置に関する。
【０００２】 （発明の背景） 従来の光学記録装置または光学再生装置には、光学記録装置または光学再生装
置のフロントエンドＩＣでの訂正およびトラック・バッファリング用のＳＲＡＭ
またはＤＲＡＭストレージが含まれる。ＳＤＲＡＭは、特定のパイプライン式ア
ドレス・ロジックによってアクセスされる２バンクのメモリを中心に構築される
。普通のＤＲＡＭと異なって、アドレッシングをデータ操作と並列に行うことが
でき、選択された動作モードに応じて、連続するロケーションのバーストが行わ
れる。これによって、一般的なＤＲＡＭと比較して、速度が劇的に加速され、そ
の一方で、多少の追加のバッファリングおよびアドレス制御が必要になる。ＳＤ
ＲＡＭは、同期式（Ｓｙｎｃｈｒｏｎｏｕｓ）ＤＲＡＭの頭字語であり、これは
、メモリ・チップ上で信号入力と信号出力の同期にクロックを使用するＤＲＡＭ
技術を意味する。クロックは、駆動側ＩＣ内で生成され、そのシステム・クロッ
クから導出され、その結果、メモリ・チップのタイミングと駆動側ＩＣのタイミ
ングが同期状態になる。光学記録装置または光学再生装置のフロントエンドＩＣ
内での記憶、訂正、およびトラック・バッファリングに関するデータ・ストリー
ムは、複数の異なるモードに起因して、非同期データ・ストリームであり、コン
ピュータ応用例で一般的に使用される場合のように定義されたバースト構造なら
びに一定の速度を有しないので、ＳＤＲＡＭ内で直接に処理できる形で設計され
ていない。したがって、ＳＤＲＡＭ使用に関するストリームの適応が必要である
。
【０００３】 光学ディスク・プレイヤ用のトラック・バッファを用いる高速データ伝送用の
システム・デコーダが、英国特許第ＧＢ−Ａ−２ ３２１ ３３４号によって開
示された。前記システム・デコーダには、トラック・バッファ・メモリと、スク
ランブル解除されエラー検出されたデータを受け取り、複数ワードの単位によっ
てデータを出力する第１ＦＩＦＯメモリと、トラック・バッファ・メモリからデ
ータを受け取り、複数ワード単位によってデータを出力する第２ＦＩＦＯメモリ
と、第１ＦＩＦＯメモリ内のデータをページ・モードでトラック・バッファ・メ
モリに書き込み、トラック・バッファ・メモリに書き込まれたデータをページ・
モードで読み取って、読み取られたデータを第２ＦＩＦＯメモリに出力するトラ
ック・バッファ・コントローラとが含まれる。トラック・バッファ・メモリには
、メイン・データが書き込まれるデータ区域と、メイン・データに関するエラー
情報が書き込まれるエラー情報区域と、光学ディスク再生装置のマイクロコンピ
ュータがデータを書き込むマイクロコンピュータ区域とが含まれる。
【０００４】 （発明の概要） 本発明の目的は、光学記録装置または光学再生装置のフロントエンドＩＣ内で
の訂正およびトラック・バッファリング用のストレージとしてＳＤＲＡＭを使用
することを可能にする方法および配置を作成することである。
【０００５】 光学記録装置または光学再生装置のフロントエンドＩＣは、光ディスクからの
データを再構成し、エラー検出を実行するように設計され、いくつかの実施形態
で、読取ユニットの物理的変動を補償するための見つかったエラーの訂正および
データの記憶が予測され、この機能を、トラック・バッファ・モードと称する。
【０００６】 本発明の一態様によれば、記憶されるか読み取られるデータが、ＳＤＲＡＭト
ラフィックを加速するのに適当なバーストに編成される。
【０００７】 ＳＤＲＡＭは、特定のパイプライン式アドレス・ロジックによってアクセスさ
れる２バンクのメモリを中心に作られ、普通のＤＲＡＭと比較して速度が劇的に
加速される。これらの特徴の最大の利益は、データ転送がバーストで行われ、か
つ、アクセスをいわゆるピンポン・モードすなわち各アクセスでバンクを変更し
ながら行えるようにメモリ内でデータが編成される場合に、達成される。
【０００８】 フロントエンドＩＣが、外部ＳＤＲＡＭと共に選択される場合に、インターフ
ェースが、外部ＳＤＲＡＭとの間のデータ転送を監視し、外部ＳＤＲＡＭを編成
しなければならない。したがって、機能モードに応じて、作業が変化する：
【０００９】 Ａ）以下の４つの作業を、トラック・バッファ・モードで処理しなければなら
ない。
【００１０】 Ａ１）リード・ソロモンから来る生データを、同期信号の助けを得て外部ＳＤ
ＲＡＭに記憶する。リード・ソロモン・ブロックが、データがリード・ソロモン
・バッファによって送られた後に、さらに続く内部／外部訂正を実行する間に、
もう１つのＥＣＣブロックのデータが、リード・ソロモン・バッファ・インター
フェースから送られる。したがって、面積は、ＥＣＣブロック２つ分の大きさが
必要である。
【００１１】 Ａ２）リード・ソロモンが訂正用のデータを送る時に、記憶された生データの
訂正を実行しなければならない。リード・ソロモンがこのデータをいつどのよう
にして使用可能にするかに応じて、外部ＳＤＲＡＭインターフェースが、ＥＣＣ
ブロックからのシンボルにランダムにアクセスして、訂正データのゆえにそれを
更新し、記憶・バックしなければならない。
【００１２】 Ａ３）ＥＣＣブロックの訂正作業が完了した時に、トラック・バッファ制御ユ
ニットが、通知を受け、訂正されたデータのバースト的な読取を開始する。シン
ボルは、ビット単位でスクランブル解除されなければならず、データストリーム
のセクタの最終冗長性検査に関するいわゆるＥＤＣ検査を実行しなければならな
い。固定された待ち時間の後に、スクランブル解除されたデータが、外部ＳＤＲ
ＡＭアドレス・ユニットを介して、ＳＤＲＡＭ内のいわゆるトラック・バッファ
区域にライト・バックされる。この区域は、セクタに分割され、位置および有効
性を意味するセクタの内容は、トラック・バッファ制御ユニットによって制御さ
れる。
【００１３】 Ａ４）バックエンド・インターフェースまたは内部マイクロコントローラの要
求時に、トラック・バッファ制御ユニットが、セクタを要求して、それらのセク
タをトラック・バッファ区域から出力バッファへ読み取る。ＳＤＲＡＭ速度をバ
ックエンドの速度に適合させるために、バックエンド・インターフェースと外部
ＳＤＲＡＭインターフェースの間のハンドシェーク手順が予測される。どのデー
タを送るかの制御は、トラック・バッファ制御ユニットによって行われる。
【００１４】 Ｂ）ＲＡＭなしリード・ソロモン構成では、バックエンド・インターフェース
が、リード・ソロモンによって送られる生データおよびオフセット・マスクを適
当な形でフェッチできるようになる前に、メモリ制御をそれらのバッファとして
使用することができる。
【００１５】 Ｃ）いわゆる後方互換構成では、ＳＤＲＡＭインターフェースが、フロントエ
ンドＩＣのうちで作業Ａ３の第１部分に従ってビット単位のスクランブル解除お
よびＥＤＣ計算を実行する部分にデータを送る前に、作業Ａ１およびＡ２を実行
しなければならない。訂正されスクランブル解除されたデータは、メモリ制御に
送り返され、メモリ制御は、各セクタの末尾にＥＤＣ結果を追加して、そのデー
タをバックエンド・インターフェースから使用可能にする。
【００１６】 ＣＤモードの場合には、作業Ａ１によって、入ってくるビットストリームが、
前記ＳＤＲＡＭによって形成されるメモリに記憶される。訂正がリード・ソロモ
ン・ブロックで行われるので、作業Ａ２は不要である。作業Ａ３およびＡ４は、
ＤＶＤモードで行われるのと同様に実行され、トラックバッファ制御ユニットが
、ＣＤの必要に従ってデータを修正する。
【００１７】 すべての作業を実行するために、メモリおよびタイミング制御によって、入っ
てくるデータ・ストリームと出てゆくデータ・ストリームの異なる速度に適応す
るためのバッファと、ＲＡＭを使用するリード・ソロモン構成では異なる作業の
ためにアドレス・カウンタを含むＳＤＲＡＭインターフェースに接続される内部
バスの制御とを保たなければならない。ＲＡＭなしリード・ソロモン構成では、
メモリおよびタイミング制御によって、出てゆくデータ・ストリームを時間的に
編成し、順序付けて、バックエンド・インターフェースの作業を容易にすること
ができる。以下の節では、モードＡを前提とする。他の構成については、データ
転送に、古いブロックを迂回させる。
【００１８】 本発明による構成は、下記のブロックを有する。
【００１９】 リード・ソロモン・ブロック このブロックは、好ましくはバッファから来るデータ・ストリームからパリテ
ィ・データをはぎとり、ＳＤＲＡＭアドレス・ユニットに送らなければならない
。訂正データが計算された後に、更新バイトおよび訂正のロケーションを、ＳＤ
ＲＡＭアドレス・ユニットに送らなければならず、ＳＤＲＡＭアドレス・ユニッ
トは、訂正を実行し、訂正されたシンボルを記憶・バックしなければならない。
【００２０】 トラック・バッファ制御ユニット ＥＣＣ訂正が実行される時に、ＥＣＣブロックを、ＳＤＲＡＭのいわゆるＥＣ
Ｃバッファ区域から、いわゆるトラック・バッファ区域に移動しなければならな
い。トラック・バッファ制御ユニットが、レディ信号を得、ＥＣＣバッファから
の訂正されたデータのセクタ単位の読取が、開始され、ビットはスクランブル解
除されたものであり、計算された現在のセクタのＥＳＤおよび結果が、ＳＤＲＡ
Ｍの、トラック・バッファ制御ユニットによって制御されるシンボリック・ロケ
ーションに続くＴＲバッファ区域に記憶・バックされる。セクタが終了した時に
、トラック・バッファ制御ユニットが、現在のセクタが有効であるかどうかを判
断し、次のセクタのためにロケーションを増分するか、ロケーションを保持する
。バックエンドＩＣに関して、トラック・バッファ制御ユニットが、それにセク
タを送る要求を処理し、要求されたセクタがトラックバッファ区域に含まれるこ
とを検証する。含まれる場合に、要求がＳＤＲＡＭアドレス・ユニットに転送さ
れ、要求されたセクタ・アドレスを送ることによってバックエンド・ストリーム
が初期化される。バックエンド・インターフェースが、現在受け取られているセ
クタの終りについてトラック・バッファ制御ユニットに知らせる。ＲＡＭなしリ
ード・ソロモン機能構成では、生データを、同一の信号線を介して送ることがで
きると同時に、オフセットおよびアドレスによって実行される訂正マスクを、こ
のデータが使用可能である時に、バックエンド・インターフェースへの制御信号
と共に追加の信号線に置くことができる。データおよび訂正マスクのストリーム
の調整およびフォーマットは、バックエンド・インターフェース・ユニットの自
律的作業である。
【００２１】 ＳＤＲＡＭアドレス・ユニット このユニットは、前に説明した要求に関して回答しなければならず、メモリ・
リソースの記帳を行わなければならない。ＳＤＲＡＭのサイズおよびそのタイミ
ング仕様に応じて、物理ＳＤＲＡＭアドレスへのデータの正しいマッピングを行
わなければならない。ＳＤＲＡＭは、機能的に下記の２つの区域に分割される。 ＥＣＣブロック区域と、 トラック・バッファ区域。
【００２２】 ＥＣＣブロック区域には、少なくとも２つのＥＣＣブロックが含まれなければ
ならない。というのは、ＥＣＣブロックがリード・ソロモン部分から完全に読み
取られた後でなければ、エラー訂正の計算を開始できないからである。リード・
ソロモン・ユニットによって実行される内部／外部ランの数によって、訂正デー
タが使用可能になり、ＳＤＲＡＭアドレス・ユニットに送ることができる時が決
定される。これらの処理が、代替ＥＣＣブロックが読み込まれる前に完了する場
合には、２つのＥＣＣブロックだけを、ＳＤＲＡＭ内に記憶する必要があり、そ
れ以外の場合には、数を増やさなければならない。ＳＤＲＡＭの残りは、セクタ
単位で編成されるトラック・バッファ区域によって満たすことができる。トラッ
ク・バッファ制御ユニットは、長いセクタＩＤと、トラック・バッファ区域内の
ロケーションとの間の相互参照を保つ。データ交換を加速するために、ＳＤＲＡ
Ｍでは、アドレッシングおよびデータ・トラフィックがパイプライン化される。
データが、事前に設定された長さのバーストで受け取られるか送られる間に、次
のバースト・パッケージの先頭のアドレスを、現在転送されているデータのアド
レスおよび方向に応じて、ＳＤＲＡＭに送ることができる。バースト動作中のア
ドレスの増分は、ＳＤＲＡＭによって内部的に行われる。
【００２３】 ＳＤＲＡＭのアドレッシングを、下で詳細に説明するが、これによって、この
分離の必要が明瞭になる。
【００２４】 ＳＤＲＡＭの使用によって、ＤＶＤフロントエンドＩＣのＳＤＲＡＭトラフィ
ックが高速になり、ＩＣ内でデータ・フローを処理する際のより洗練された特徴
が可能になる。帯域幅制限が回避されるので、データフローの編成がより簡単に
なる。
【００２５】 本発明を、これから添付図面を参照して説明する。
【００２６】 （好ましい実施形態の詳細な説明） 図１に、たとえばＤＶＤプレイヤとしての光学記録装置または光学再生装置の
フロントエンドＩＣ内での訂正およびトラック・バッファリング用のストレージ
としてのＳＤＲＡＭ ＳＤＲの配置を示す。ＣＤモードのブロックおよび接続な
らびに制御線は含まれない。フロントエンドＩＣでの訂正およびトラック・バッ
ファリング用のストレージとしてＳＤＲＡＭ ＳＤＲを使用するＤＶＤプレイヤ
には、図１によれば、リード・ソロモン・デコーダＲＳＤ、メモリ・コントロー
ラＭＣ、トラック・バッファ・コントローラＴＢＣ、バックエンド・インターフ
ェースＢＥＩ、および前記ＳＤＲＡＭ ＳＤＲが含まれる。リード・ソロモン・
デコーダＲＳＤ、メモリ・コントローラＭＣ、および前記ＳＤＲＡＭ ＳＤＲは
、システム・クロックＣＬＫに接続される。リード・ソロモン・デコーダＲＳＤ
は、たとえばＤＶＤとしての光学記録媒体から供給される前処理されたデータＤ
ＡＴＡ＿ＩＮを受け取る。前処理されたデータＤＡＴＡ＿ＩＮならびに、図示さ
れていない獲得部分からの図示されていないＥＣＣ信号、セクタ信号、およびフ
レーム開始信号が、リード・ソロモン・デコーダＲＳＤに入ってくるシンボルで
ある。図を単純にすることだけのために、ユニット間の要約された接続が、数本
の線によってほとんど形成される図１に示されている。リード・ソロモン・デコ
ーダＲＳＤは、前記メモリ・コントローラＭＣに接続されて、訂正データＲＳ＿
ＤＡＴＡを記憶し、メモリ・コントローラＭＣと交換し、もう１つの接続を介し
て、訂正されたデータＣＲ＿ＤＡＴＡを、前記メモリ・コントローラＭＣおよび
トラック・バッファ・コントローラＴＢＣに供給し、トラック・バッファ・コン
トローラＴＢＣは、接続を介して、トラック情報ｔｏ＿ＴＲおよびトラック・ア
ドレスｔｒ＿ａｄｄｒをメモリ・コントローラＭＣに供給する。メモリ・コント
ローラＭＣおよびＳＤＲＡＭ ＳＤＲは、アドレスａｄｄｒおよびＲＡＭ制御信
号ｒａｍ＿ｃｔｒｌによって制御されるバスＤＢＵＳを介してデータを交換する
ように接続される。前述のバックエンド・インターフェースＢＥＩは、要求され
たデータｔｏ＿ＢＥをメモリ・コントローラＭＣから受け取り、このデータは、
トラック・バッファ・コントローラＴＢＣに送られる要求コマンドｒｅｑによっ
て要求されたものである。
【００２７】 図１に示されたユニットを、下で詳細に説明する。
【００２８】 リード・ソロモン・デコーダＲＳＤ このブロックは、入ってくる前処理されたデータＤＡＴＡ＿ＩＮからパリティ
・データをはぎとり、メモリ・コントローラＭＣを介してＳＤＲＡＭ ＳＤＲに
送る。訂正データが計算された後に、ＳＤＲＡＭ ＳＤＲ上の誤りのあるデータ
が、訂正されたデータと交換される。
【００２９】 １．１ トラック・バッファ・コントローラＴＢＣ ＥＣＣ訂正が実行される時に、ＳＤＲＡＭ ＳＤＲのＥＣＣ区域に記憶された
ＥＣＣブロックが、トラック・バッファ区域への転送の用意ができる。トラック
・バッファ・コントローラＴＢＣは、訂正されたデータをＥＣＣ区域からセクタ
単位で読み取り、有効性判断の準備を行い、ＳＤＲＡＭ ＳＤＲのトラック・バ
ッファ区域へのメモリ制御を介する訂正されたデータの記憶を調整する。
【００３０】 トラック・バッファ・コントローラＴＢＣの要求時に、メモリ・コントローラ
ＭＣが、ＳＤＲＡＭ ＳＤＲのトラック・バッファ区域からデータをセクタ単位
でフェッチし、それをバックエンド・インターフェースＢＥＩに送る。
【００３１】 １．２ メモリ・コントローラＭＣ このユニットは、前に説明した要求に回答し、メモリ・リソースの記帳を行わ
なければならない。ＳＤＲＡＭ ＳＤＲのサイズおよびそのタイミング仕様に応
じて、物理アドレスへのデータの正しいマッピングが行われる。ＳＤＲＡＭ Ｓ
ＤＲは、機能的に、次の２つの区域に分割される。 ＥＣＣブロック区域と、 トラック・バッファ区域。
【００３２】 ＥＣＣブロック区域には、少なくとも２つのＥＣＣブロックが含まれなければ
ならない。というのは、ＥＣＣブロックがリード・ソロモン・デコーダＲＳＤか
ら完全に読み取られた後でなければ、エラー訂正の計算を開始できないからであ
る。リード・ソロモン・デコーダＲＳＤによって実行される内部／外部ランの数
によって、訂正されたデータＣＲ＿ＤＡＴＡが使用可能になり、メモリ・コント
ローラＭＣに送ることができる時が決定される。これらの処理が、代替ＥＣＣブ
ロックが読み込まれる前に完了する場合には、２つのＥＣＣブロックだけを、Ｓ
ＤＲＡＭ ＳＤＲ内に記憶する必要があり、それ以外の場合には、数を増やさな
ければならない。
【００３３】 セクタ単位で編成される、ＳＤＲＡＭ ＳＤＲのトラック・バッファ区域によ
って、ＳＤＲＡＭ ＳＤＲの残りを満たすことができる。
【００３４】 メモリ・コントローラＭＣは、使用されるＳＤＲＡＭ ＳＤＲのサイズおよび
タイミング仕様を守りながら、関連するプロセスの物理アドレスを保たなければ
ならない。データが、事前にセットされたバースト長でバーストとしてＳＤＲＡ
Ｍ ＳＤＲに送られ、次のバースト・パッケージの先頭のアドレスが、パイプラ
イン内のデータ交換、アドレッシング、およびデータ・トラフィックを加速する
ためにＳＤＲＡＭ ＳＤＲに送られる。ＳＤＲＡＭ ＳＤＲは、バースト動作中
に内部でアドレスの増分を行う。
【００３５】 図２に示されたＳＤＲＡＭ ＳＤＲは、メモリの２つのバンク、バンク０およ
びバンク１を中心に作られ、これらのバンクは、特にパイプライン化されたアド
レスおよびＲＡＭ制御信号ｒａｍ＿ｃｔｒｌによってアクセスされる。普通のＤ
ＲＡＭと異なって、アドレッシングを、連続するバーストのロケーションに依存
するデータ操作と並列に、広範に行うことができる。これによって、一般的なＤ
ＲＡＭと比較して、速度が劇的に加速される。これらの特徴の最大の利益は、デ
ータ転送がバーストで行われ、かつ、アクセスをピンポン・モードすなわち各ア
クセスでバンクを変更しながら行えるようにメモリ内でデータが編成される場合
に、達成される。システム・クロックＣＬＫによって、すべての転送が同期化さ
れるが、複数の異なるデータ速度を扱わなければならない。
【００３６】 １．２．１ ＳＤＲＡＭ ＳＤＲの動作 例として、２つの図、図３および４に、使用されるシステム・クロックＣＬＫ
について２のいわゆるＣＡＳレイテンシをセットされた１６Ｍビットメモリを有
するＳＤＲＡＭ ＳＤＲについて使用されるいわゆるピンポン動作を示す。ＳＤ
ＲＡＭ ＳＤＲの入力−出力動作は、図３および４に示されているように実行さ
れる。図３および４のそれぞれで、ＳＤＲＡＭ ＳＤＲのメモリのバンクである
バンク０およびバンク１に対して実行される動作を示す第１行ａを示す。各転送
は、ｒａｍ＿ｃｔｒｌによって指定されるバンクを活動化することと、その後、
図１のｒａｍ＿ｃｔｒｌ信号をセットすることによって実行される読取コマンド
または書込コマンドによって、開始される。動作の結果が、データの向きを示す
ＤＩＮまたはＤＯＵＴとして示されている。第２行ｂに、システム・クロックＣ
ＬＫを示し、第３行ｃに、メモリ・コントローラＭＣによって制御される特定の
アドレスａｄｄｒを示す。これらは、適当な時に送られるロウ・アドレスＲ０、
Ｒ１、…およびカラム・アドレスＣａ、Ｃｂ、…に分割される。第４行ｄに、こ
れに対応してバスＤＢＵＳ上に現れるデータを示す。項目は、アドレス信号ａｄ
ｄｒ上で送られる関係するロケーションＲ．およびＣ．と、バースト内のロケー
ションの増分される番号を用いてマークされている。図３に示された出力動作で
は、アドレスとデータを同時にアクティブにされる相互のバンクでの連続する読
取要求が示され、図４では、書込動作に関する同一物が示されている。
【００３７】 この使用法は、この実施形態で述べた特定のＳＤＲＡＭに制限されず、当業者
は、本発明から離れずに簡単にこれを修正することができる。
【図面の簡単な説明】
【図１】 光学記録装置または光学再生装置のフロントエンドＩＣ内での訂正およびトラ
ック・バッファリング用のストレージとしてのＳＤＲＡＭの使用のブロック図で
ある。
【図２】 ＳＤＲＡＭの構造の概略図である。
【図３】 ＳＤＲＡＭの可能な書込シーケンスの概略図である。
【図４】 ＳＤＲＡＭの可能な読取シーケンスの概略図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＵ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＣＡ，ＣＮ，ＣＲ，ＣＵ，Ｃ Ｚ，ＤＭ，ＤＺ，ＥＥ，ＧＤ，ＧＥ，ＨＲ，ＨＵ，ＩＤ ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＰ，ＫＲ，ＬＣ，ＬＫ， ＬＲ，ＬＶ，ＭＡ，ＭＧ，ＭＫ，ＭＮ，ＭＸ，ＮＯ，Ｎ Ｚ，ＰＬ，ＲＯ，ＳＧ，ＳＩ，ＳＫ，ＴＲ，ＴＴ，ＵＡ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ (72)発明者 カブツ マーテン ドイツ連邦共和国， 78052 ヴィリンゲ ン−シュヴェニンゲン， ティロレシュト ラーセ 23番地 (72)発明者 ルチュマン リカルト ドイツ連邦共和国， 79793 ヴートェー シンゲン， イム ゲロイト 10番地 Ｆターム(参考） 5D044 BC04 CC06 EF03 FG10 GK11 HH07 5D090 BB10 CC01 CC04 FF30 HH01

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 訂正およびトラック・バッファリング用のストレージとして
    のＳＤＲＡＭ（ＳＤＲ）を含む、光学記録装置または光学再生装置。
  2. 【請求項２】 前記ＳＤＲＡＭ（ＳＤＲ）が、機能的に、ＥＣＣブロック区
    域およびトラック・バッファ区域に分割される、請求項１に記載の装置。
  3. 【請求項３】 前記ＳＤＲＡＭ（ＳＤＲ）が、光ディスクからのデータを再
    構成し、エラー検出を実行するために、前記光学記録装置または光学再生装置の
    フロントエンドＩＣ内で使用される、請求項１に記載の装置。
  4. 【請求項４】 前記ＳＤＲＡＭ（ＳＤＲ）が、前記光学記録装置または光学
    再生装置の物理的変動を補償するために、見つかったエラーの訂正およびデータ
    の記憶のために前記光学記録装置または光学再生装置のフロントエンドＩＣ内で
    使用される、請求項１に記載の装置。
  5. 【請求項５】 前記ＳＤＲＡＭ（ＳＤＲ）が、トラック・バッファ・モード
    で使用される、請求項１に記載の装置。
  6. 【請求項６】 前記ＳＤＲＡＭ（ＳＤＲ）に記憶されるデータまたは前記Ｓ
    ＤＲＡＭ（ＳＤＲ）から読み出されるデータが、前記ＳＤＲＡＭ（ＳＤＲ）のデ
    ータ・トラフィックを加速するのに適当なバーストに編成される、請求項１に記
    載の装置。
  7. 【請求項７】 前記ＳＤＲＡＭ（ＳＤＲ）が、メモリ・コントローラ（ＭＣ
    ）に結合され、前記メモリ・コントローラ（ＭＣ）が、さらに、前記光学記録装
    置または光学再生装置のフロントエンドＩＣを形成するために、リード・ソロモ
    ン・デコーダ（ＲＳＤ）およびトラック・バッファ・コントローラ（ＴＢＣ）に
    接続される、請求項１に記載の装置。
  8. 【請求項８】 前記ＳＤＲＡＭ（ＳＤＲ）が、メモリ・コントローラ（ＭＣ
    ）に結合され、前記メモリ・コントローラ（ＭＣ）が、前記ＳＤＲＡＭ（ＳＤＲ
    ）との間でのデータ転送を監督し、前記ＳＤＲＡＭ（ＳＤＲ）を編成するインタ
    ーフェースを形成する、請求項１に記載の装置。
  9. 【請求項９】 前記ＳＤＲＡＭ（ＳＤＲ）が、訂正データ（ＲＳ＿ＤＡＴＡ
    ）に起因してＥＣＣブロックからのシンボルを更新し、それを訂正されたデータ
    （ＣＲ＿ＤＡＴＡ）として前記ＳＤＲＡＭ（ＳＤＲ）のトラック・バッファ区域
    に記憶するために、前記ＥＣＣブロックからのシンボルにランダムにアクセスす
    る、請求項１に記載の装置。
  10. 【請求項１０】 前記ＳＤＲＡＭ（ＳＤＲ）が、リード・ソロモン・デコー
    ダ（ＲＳＤ）から来る生データを、前記リード・ソロモン・デコーダ（ＲＳＤ）
    によって前記データが送られた後で前記リード・ソロモン・デコーダ（ＲＳＤ）
    が内部／外部訂正を実行する間に、システム・クロックＣＬＫの助けによって前
    記ＳＤＲＡＭ（ＳＤＲ）に記憶し、前記リード・ソロモン・デコーダ（ＲＳＤ）
    がこのデータをいつどのようにして使用可能にするかに応じて、前記ＳＤＲＡＭ
    （ＳＤＲ）が、訂正データ（ＲＳ＿ＤＡＴＡ）に起因してＥＣＣブロックからの
    シンボルを更新し、それを訂正されたデータ（ＣＲ＿ＤＡＴＡ）として前記ＳＤ
    ＲＡＭ（ＳＤＲ）のトラック・バッファ区域に記憶・バックするために、前記Ｅ
    ＣＣブロックからのシンボルにランダムにアクセスする、請求項１に記載の装置
    。
  11. 【請求項１１】 前記フロント・エンドＩＣが、データのビット単位のスク
    ランブル解除およびＥＤＣ計算を実行する、請求項７に記載の装置。
  12. 【請求項１２】 前記ＳＤＲＡＭ（ＳＤＲ）が、ＣＤが前記光学記録装置ま
    たは光学再生装置によって再生される場合に使用され、リード・ソロモン・デコ
    ーダ（ＲＳＤ）から来る生データが、システム・クロック（ＣＬＫ）の助けによ
    って前記ＳＤＲＡＭ（ＳＤＲ）に記憶され、ＣＤの必要に従ってトラック・バッ
    ファ・コントローラ（ＴＢＣ）の監督下でＳＤＲＡＭ（ＳＤＲ）に記憶される、
    請求項１に記載の装置。
  13. 【請求項１３】 生データが、前記訂正を実行するために、メモリ・コント
    ローラ（ＭＣ）を介してリード・ソロモン・デコーダ（ＲＳＤ）から記憶される
    、請求項１２に記載の装置。
  14. 【請求項１４】 前記ＳＤＲＡＭ（ＳＤＲ）が、ＤＶＤが前記光学記録装置
    または光学再生装置によって再生される場合に使用され、リード・ソロモン・デ
    コーダ（ＲＳＤ）から来る生データが、前記リード・ソロモン・デコーダ（ＲＳ
    Ｄ）によって前記データが送られた後で前記リード・ソロモン・デコーダ（ＲＳ
    Ｄ）がＳＤＲＡＭ（ＳＤＲ）内の内部／外部訂正を実行する間に、システム・ク
    ロック（ＣＬＫ）の助けによって、前記ＳＤＲＡＭ（ＳＤＲ）に記憶され、訂正
    されたデータが、ＤＶＤの必要に従ってトラック・バッファ・コントローラ（Ｔ
    ＢＣ）の監督下で修正され、リストアされる、請求項１に記載の装置。
  15. 【請求項１５】 前記ＳＤＲＡＭ（ＳＤＲ）の前記ＥＣＣブロック区域が、
    少なくとも２つのＥＣＣブロックを含む、請求項２に記載の装置。
  16. 【請求項１６】 前記ＳＤＲＡＭ（ＳＤＲ）が、事前にセットされた長さの
    バーストでデータを受け取り、送り、次のバースト・パッケージの先頭のアドレ
    スが、現在転送されているデータのアドレスおよび方向に依存して、前記ＳＤＲ
    ＡＭ（ＳＤＲ）に送られる、請求項１に記載の装置。
  17. 【請求項１７】 光学記録装置または光学再生装置のフロントエンドＩＣ内
    でのデータの訂正およびトラック・バッファリング用のストレージとしてのＳＤ
    ＲＡＭ（ＳＤＲ）の使用の方法であって、 光学記録装置または光学再生装置のフロントエンドＩＣ内でのデータの訂正お
    よびトラック・バッファリングの速度を加速するために、記憶されるデータまた
    は読み取られるデータを所定のバーストに編成するステップ を含む方法。
  18. 【請求項１８】 前記バーストが、データの訂正およびトラック・バッファ
    リング用のストレージとしての前記ＳＤＲＡＭ（ＳＤＲ）を制御するメモリ・コ
    ントローラ（ＭＣ）内で実行される、請求項１７に記載の方法。
JP2001545309A 1999-12-17 2000-12-12 光学記録装置または光学再生装置のフロントエンドｉｃ内での訂正およびトラック・バッファリング用のストレージとしてのｓｄｒａｍの使用 Pending JP2003517173A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP99125206 1999-12-17
EP99125206.5 1999-12-17
PCT/EP2000/012551 WO2001045101A2 (en) 1999-12-17 2000-12-12 USAGE OF AN SDRAM AS STORAGE FOR CORRECTION AND TRACK BUFFERING IN FRONTEND ICs OF OPTICAL RECORDING OR REPRODUCTION DEVICES

Publications (1)

Publication Number Publication Date
JP2003517173A true JP2003517173A (ja) 2003-05-20

Family

ID=8239645

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001545309A Pending JP2003517173A (ja) 1999-12-17 2000-12-12 光学記録装置または光学再生装置のフロントエンドｉｃ内での訂正およびトラック・バッファリング用のストレージとしてのｓｄｒａｍの使用

Country Status (14)

Country Link
US (1) US7346830B2 (ja)
EP (1) EP1245027B1 (ja)
JP (1) JP2003517173A (ja)
KR (1) KR100751475B1 (ja)
CN (1) CN1218314C (ja)
AT (1) ATE276572T1 (ja)
AU (1) AU776026B2 (ja)
DE (1) DE60013904T2 (ja)
DK (1) DK1245027T3 (ja)
ES (1) ES2228645T3 (ja)
MX (1) MXPA02005837A (ja)
PL (1) PL356023A1 (ja)
PT (1) PT1245027E (ja)
WO (1) WO2001045101A2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7395488B2 (en) * 2004-12-29 2008-07-01 Zoran Corporation System and method for efficient use of memory device bandwidth
US7802169B2 (en) * 2005-12-12 2010-09-21 Mediatek Inc. Error correction devices and correction methods
US8074153B2 (en) * 2005-12-12 2011-12-06 Mediatek Inc. Error correction devices and correction methods
TWM299458U (en) * 2006-04-21 2006-10-11 Taiwan Microloops Corp Heat spreader with composite micro-structure
US7689894B2 (en) 2006-05-11 2010-03-30 Mediatek Inc. Decoding apparatus and method therefor
US7916866B2 (en) * 2006-05-19 2011-03-29 Mediatek, Inc. Apparatus for descrambling a data retrieved from an optical storage medium, and method therefor
KR20080036838A (ko) * 2006-10-24 2008-04-29 삼성전자주식회사 광정보저장매체 재생／기록 장치의 에러 정정 방법
US10509577B2 (en) * 2014-06-05 2019-12-17 Pure Storage, Inc. Reliable storage in a dispersed storage network

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10126279A (ja) * 1996-10-18 1998-05-15 Matsushita Electric Ind Co Ltd データ復号方法
JPH10283213A (ja) * 1997-04-08 1998-10-23 Sony Corp エラー訂正装置および方法
JPH1186464A (ja) * 1997-09-05 1999-03-30 Victor Co Of Japan Ltd 信号処理装置
JPH1198462A (ja) * 1997-09-19 1999-04-09 Hitachi Ltd データ再生装置
JPH11110919A (ja) * 1997-09-30 1999-04-23 Victor Co Of Japan Ltd ディジタル信号記録方式及び記録媒体
JPH11328677A (ja) * 1998-05-20 1999-11-30 Sony Corp 再生装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2276255A (en) * 1993-02-17 1994-09-21 Andor Int Ltd Track buffer with embedded error data
US5974514A (en) * 1996-11-12 1999-10-26 Hewlett-Packard Controlling SDRAM memory by using truncated burst read-modify-write memory operations
KR100217181B1 (ko) * 1997-01-21 1999-09-01 윤종용 데이타 고속 전송을 위한 시스템 디코더 및 트랙버퍼링 제어방법
KR100233722B1 (ko) * 1997-02-20 1999-12-01 윤종용 디지털 비디오 디스크 재생장치의 디지털신호처리부 테스트장치
US6278645B1 (en) * 1997-04-11 2001-08-21 3Dlabs Inc., Ltd. High speed video frame buffer
US5896346A (en) * 1997-08-21 1999-04-20 International Business Machines Corporation High speed and low cost SDRAM memory subsystem
EP0917143B1 (en) * 1997-11-11 2004-01-02 Deutsche Thomson-Brandt Gmbh Method and apparatus for controlling the buffering of a data stream
JP3307579B2 (ja) * 1998-01-28 2002-07-24 インターナショナル・ビジネス・マシーンズ・コーポレーション データ記憶システム
US6587896B1 (en) * 1998-02-27 2003-07-01 Micron Technology, Inc. Impedance matching device for high speed memory bus
CN100447882C (zh) * 1998-05-06 2008-12-31 汤姆森特许公司 重放位流的处理
US6272153B1 (en) * 1998-06-26 2001-08-07 Lsi Logic Corporation DVD audio decoder having a central sync-controller architecture
US6330626B1 (en) * 1999-05-05 2001-12-11 Qlogic Corporation Systems and methods for a disk controller memory architecture
US6754858B2 (en) * 2001-03-29 2004-06-22 International Business Machines Corporation SDRAM address error detection method and apparatus
US6868519B2 (en) * 2001-04-23 2005-03-15 Lucent Technologies Inc. Reducing scintillation effects for optical free-space transmission

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10126279A (ja) * 1996-10-18 1998-05-15 Matsushita Electric Ind Co Ltd データ復号方法
JPH10283213A (ja) * 1997-04-08 1998-10-23 Sony Corp エラー訂正装置および方法
JPH1186464A (ja) * 1997-09-05 1999-03-30 Victor Co Of Japan Ltd 信号処理装置
JPH1198462A (ja) * 1997-09-19 1999-04-09 Hitachi Ltd データ再生装置
JPH11110919A (ja) * 1997-09-30 1999-04-23 Victor Co Of Japan Ltd ディジタル信号記録方式及び記録媒体
JPH11328677A (ja) * 1998-05-20 1999-11-30 Sony Corp 再生装置

Also Published As

Publication number Publication date
CN1218314C (zh) 2005-09-07
EP1245027A2 (en) 2002-10-02
ATE276572T1 (de) 2004-10-15
DE60013904D1 (de) 2004-10-21
US7346830B2 (en) 2008-03-18
MXPA02005837A (es) 2005-07-01
DE60013904T2 (de) 2005-09-29
KR100751475B1 (ko) 2007-08-23
WO2001045101A3 (en) 2001-11-08
ES2228645T3 (es) 2005-04-16
US20020191967A1 (en) 2002-12-19
KR20020059799A (ko) 2002-07-13
AU2166301A (en) 2001-06-25
AU776026B2 (en) 2004-08-26
PL356023A1 (en) 2004-05-31
CN1409856A (zh) 2003-04-09
PT1245027E (pt) 2005-01-31
EP1245027B1 (en) 2004-09-15
DK1245027T3 (da) 2004-11-15
WO2001045101A2 (en) 2001-06-21

Similar Documents

Publication Publication Date Title
US6745309B2 (en) Pipelined memory controller
US20060168407A1 (en) Memory hub system and method having large virtual page size
TWI400614B (zh) 在一xdr dram記憶體系統中處理寫入遮罩作業之方法、裝置及電腦程式產品
US6151239A (en) Data packet with embedded mask
JPH06266607A (ja) データ処理システム及びそのメモリ・タイミングをプログラムする方法
KR20010013743A (ko) 다중 메모리 어드레스를 저장 및 처리하기 위한 시스템 및방법
JP2002506554A (ja) メモリデバイスにおけるローカル制御信号発生のための方法および装置
JP2003517173A (ja) 光学記録装置または光学再生装置のフロントエンドｉｃ内での訂正およびトラック・バッファリング用のストレージとしてのｓｄｒａｍの使用
KR100653569B1 (ko) 이중 버퍼링을 사용하는 데이터 전송 장치, 데이터 전송시스템, 및 데이터 전송 방법
US20020141275A1 (en) Packet-based integrated circuit dynamic random access memory device incorporating an on-chip row register cache to reduce data access latencies
JPS5832417B2 (ja) デ−タ転送制御方式
US6697921B1 (en) Signal processor providing an increased memory access rate
US6499082B1 (en) Method of transferring data from large capacity data storage device
TW202242659A (zh) 自我調整記憶體存取管理
US20060184858A1 (en) Memory circuit, such as a DRAM, comprising an error correcting mechanism
US6148388A (en) Extended page mode with memory address translation using a linear shift register
US6785795B1 (en) Data processing device for use in cooperation with a memory
JPH04270440A (ja) アクセス方式
KR100474704B1 (ko) 데이터의 버스트 동시쓰기가 가능한 프로세서 이중화 장치
JP4379948B2 (ja) ディスクドライブインターフェース装置
JP2002091823A (ja) 画像表示装置に使用されるメモリ制御装置
JP2001075874A (ja) メモリ制御回路およびそれを内蔵した記録媒体装置
WO2001018639A1 (fr) Processeur de signaux
JPH02176950A (ja) ディスクキャッシュ制御方式
JPH01145755A (ja) データ転送方式

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091211

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091222

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100323

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100330

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100929

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20100929

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101013

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110202