JP2001075874A - メモリ制御回路およびそれを内蔵した記録媒体装置 - Google Patents
メモリ制御回路およびそれを内蔵した記録媒体装置Info
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- JP2001075874A JP2001075874A JP24586599A JP24586599A JP2001075874A JP 2001075874 A JP2001075874 A JP 2001075874A JP 24586599 A JP24586599 A JP 24586599A JP 24586599 A JP24586599 A JP 24586599A JP 2001075874 A JP2001075874 A JP 2001075874A
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Abstract
(57)【要約】
【課題】 ＰＩ方向およびＰＯ方向のデータ読み出し時
において、行アドレスの変更を極力排除し、これにより
メモリからの読み出し速度を向上させること。 【解決手段】 ＰＩ方向およびＰＯ方向の誤り訂正処理
における前記メモリからの読み出し単位を１６ワードと
した場合に、前記ＰＩ方向処理の対象とされるＥＣＣブ
ロック上の１ライン分のデータを前記１６ワード毎に分
割し、この分割された１６ワードのデータが前記メモリ
上のコラム方向に順番に配列されるように、前記アドレ
ス指定手段によって前記メモリ手段に対する書き込みア
ドレスを指定する。
において、行アドレスの変更を極力排除し、これにより
メモリからの読み出し速度を向上させること。 【解決手段】 ＰＩ方向およびＰＯ方向の誤り訂正処理
における前記メモリからの読み出し単位を１６ワードと
した場合に、前記ＰＩ方向処理の対象とされるＥＣＣブ
ロック上の１ライン分のデータを前記１６ワード毎に分
割し、この分割された１６ワードのデータが前記メモリ
上のコラム方向に順番に配列されるように、前記アドレ
ス指定手段によって前記メモリ手段に対する書き込みア
ドレスを指定する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御回路お
よびそれを内蔵した記録媒体装置に関する。
よびそれを内蔵した記録媒体装置に関する。
【０００２】
【従来の技術】通常のデータ処理においては、例えば光
磁気ディスク等の記録媒体から読み出したデータをＲＡ
Ｍ（Random Access Memory）に一時記憶し、記憶された
データを適宜読み出して誤り訂正等の処理を行い、さら
に処理後のデータをＲＡＭに書き戻すといった処理が行
われている。
磁気ディスク等の記録媒体から読み出したデータをＲＡ
Ｍ（Random Access Memory）に一時記憶し、記憶された
データを適宜読み出して誤り訂正等の処理を行い、さら
に処理後のデータをＲＡＭに書き戻すといった処理が行
われている。
【０００３】従来のディスク再生系の構成を図５に示
す。図において、１１はディスク部、１２は復調部、１
３はＥＣＣデコーダ部、１４はデータ転送部、１５はＭ
ＰＵ（Microprocessor Unit）、１６はアービタ、１７
はＳＤＲＡＭ（Syncronous Dynamic Random Access Mem
ory）、１８および１９はホストインタフェースであ
る。
す。図において、１１はディスク部、１２は復調部、１
３はＥＣＣデコーダ部、１４はデータ転送部、１５はＭ
ＰＵ（Microprocessor Unit）、１６はアービタ、１７
はＳＤＲＡＭ（Syncronous Dynamic Random Access Mem
ory）、１８および１９はホストインタフェースであ
る。
【０００４】ディスク部１１は外部指令に応じて光磁気
ディスク等から適宜データを読み出す。復調部１２はデ
ィスク部１１から読み出されたデータをデフォーマット
および復調する。復調されたデータはアービタ１６を介
してＳＤＲＡＭ１７に書き込まれる。
ディスク等から適宜データを読み出す。復調部１２はデ
ィスク部１１から読み出されたデータをデフォーマット
および復調する。復調されたデータはアービタ１６を介
してＳＤＲＡＭ１７に書き込まれる。
【０００５】ＥＣＣデコーダ部１３はＳＤＲＡＭ１７か
ら復調データを読み出し誤り訂正符号に従って誤り訂正
を行う。誤り訂正されたデータはＳＤＲＡＭ１７に書き
戻される。 データ転送制御部１４は誤り訂正後のデー
タをＳＤＲＡＭ１７から読み出しこれをホストインタフ
ェース１８および１９に転送する。転送されたデータは
図示しないホストコンピュータに送られる。
ら復調データを読み出し誤り訂正符号に従って誤り訂正
を行う。誤り訂正されたデータはＳＤＲＡＭ１７に書き
戻される。 データ転送制御部１４は誤り訂正後のデー
タをＳＤＲＡＭ１７から読み出しこれをホストインタフ
ェース１８および１９に転送する。転送されたデータは
図示しないホストコンピュータに送られる。
【０００６】ＭＰＵ１５は、ＳＤＲＡＭ１７からファイ
ル構成に関するデータやディフェクトエリア（欠陥エリ
ア）に関するデータ等を読み出す。
ル構成に関するデータやディフェクトエリア（欠陥エリ
ア）に関するデータ等を読み出す。
【０００７】アービタ１６は、ＳＤＲＡＭ１７に対する
各部のアクセス権を調整する調整部と、ＳＤＲＡＭ１７
に対する書き込み／読み出し制御を行うためのタイミン
グ信号およびアドレスデータを発するタイミングジェネ
レータとを内蔵している。
各部のアクセス権を調整する調整部と、ＳＤＲＡＭ１７
に対する書き込み／読み出し制御を行うためのタイミン
グ信号およびアドレスデータを発するタイミングジェネ
レータとを内蔵している。
【０００８】ＳＤＲＡＭ１７は、アービタ１６からのタ
イミング信号およびアドレスデータに応じて、復調部１
２またはＥＣＣデコーダ部１３からのデータを一時記憶
する。ホストインタフェース部１８，１９は、データ転
送部１４からのデータを図示しないホストコンピュータ
に送る。
イミング信号およびアドレスデータに応じて、復調部１
２またはＥＣＣデコーダ部１３からのデータを一時記憶
する。ホストインタフェース部１８，１９は、データ転
送部１４からのデータを図示しないホストコンピュータ
に送る。
【０００９】図６に、ＳＤＲＡＭ１７におけるタイミン
グ信号、アドレスデータおよび書き込み／読み出しデー
タの入出力ポートを示す。図において、ＣＳ（Chip Sel
ect）（負論理記号は省略）はＳＤＲＡＭ１７を動作状
態にするためのポート、ＷＥ／ＲＥ（Write Enable/Rea
d Enable）は書き込みモードか読み出しモードの何れか
を設定するためのポート、ＡＤＤ（Address）はＳＤＲ
ＡＭ１７のアドレスを指定するためのポート、ＤＡ（Da
ta）はデータ入出力のためのポート、ＣＬＫＥ（Clock
Enable）はクロック入力を設定するためのポート、ＣＬ
Ｋ（Clock）は書き込み／読み出しクロックを入力する
ためのポートである。
グ信号、アドレスデータおよび書き込み／読み出しデー
タの入出力ポートを示す。図において、ＣＳ（Chip Sel
ect）（負論理記号は省略）はＳＤＲＡＭ１７を動作状
態にするためのポート、ＷＥ／ＲＥ（Write Enable/Rea
d Enable）は書き込みモードか読み出しモードの何れか
を設定するためのポート、ＡＤＤ（Address）はＳＤＲ
ＡＭ１７のアドレスを指定するためのポート、ＤＡ（Da
ta）はデータ入出力のためのポート、ＣＬＫＥ（Clock
Enable）はクロック入力を設定するためのポート、ＣＬ
Ｋ（Clock）は書き込み／読み出しクロックを入力する
ためのポートである。
【００１０】データの書き込みは、ＣＳ、ＷＥ／ＲＥ、
ＣＬＫＥの各ポートの信号がＨ（High）レベルに立ち上
げられている状態で行われる。すなわち、この状態にお
いて、ＡＤＤポートにアドレス信号が入力され、ＤＡポ
ートに書き込みデータが入力されることにより、そのア
ドレスに１ワード（１６ビット）分のデータが書き込ま
れる。ここで、アドレスの指定は、ＳＤＲＡＭの行アド
レスとコラムアドレスとを指定することにより行われ
る。たとえば、１６ｂｉｔ×２22＝６４ＭｂｉｔのＳＤ
ＲＡＭの例では、図６において、ＲＡＳ（Row Address
Strobe）（負論理記号は省略）がＬレベルに立ち下がっ
ている状態で１４ビットのアドレスデータが入力される
と、これにより行アドレスが設定される。続いて、ＣＡ
Ｓ（ColumnAddress Strobe）（負論理記号は省略）がＬ
レベルに立ち下がっている状態で８ビットのアドレスデ
ータが入力されると、その行アドレス上のコラムアドレ
スが設定される。
ＣＬＫＥの各ポートの信号がＨ（High）レベルに立ち上
げられている状態で行われる。すなわち、この状態にお
いて、ＡＤＤポートにアドレス信号が入力され、ＤＡポ
ートに書き込みデータが入力されることにより、そのア
ドレスに１ワード（１６ビット）分のデータが書き込ま
れる。ここで、アドレスの指定は、ＳＤＲＡＭの行アド
レスとコラムアドレスとを指定することにより行われ
る。たとえば、１６ｂｉｔ×２22＝６４ＭｂｉｔのＳＤ
ＲＡＭの例では、図６において、ＲＡＳ（Row Address
Strobe）（負論理記号は省略）がＬレベルに立ち下がっ
ている状態で１４ビットのアドレスデータが入力される
と、これにより行アドレスが設定される。続いて、ＣＡ
Ｓ（ColumnAddress Strobe）（負論理記号は省略）がＬ
レベルに立ち下がっている状態で８ビットのアドレスデ
ータが入力されると、その行アドレス上のコラムアドレ
スが設定される。
【００１１】データの読み出しは、ＣＳポートの信号が
Ｌ（Low）レベルに立ち下げられ、ＷＥ／ＲＥポートが
Ｌレベルに立ち下げられている状態で行われる。すなわ
ち、この状態において、ＡＤＤポートに上記書き込み時
と同様にしてアドレス信号が入力されることにより、そ
のアドレス上の１ワード（１６ビット）分のデータが読
み出される。
Ｌ（Low）レベルに立ち下げられ、ＷＥ／ＲＥポートが
Ｌレベルに立ち下げられている状態で行われる。すなわ
ち、この状態において、ＡＤＤポートに上記書き込み時
と同様にしてアドレス信号が入力されることにより、そ
のアドレス上の１ワード（１６ビット）分のデータが読
み出される。
【００１２】図８に、ＳＤＲＡＭ１７上の物理アドレス
とワードとの関係を示す。図に示すように、ＳＤＲＡＭ
１７の１行には２５５ワード分のデータを書き込むこと
ができる。また、このＳＤＲＡＭ１７には１６３８０行
分のデータを書き込むことができる。
とワードとの関係を示す。図に示すように、ＳＤＲＡＭ
１７の１行には２５５ワード分のデータを書き込むこと
ができる。また、このＳＤＲＡＭ１７には１６３８０行
分のデータを書き込むことができる。
【００１３】次に、図５におけるＥＣＣデコーダ１３の
処理について図７を参照して説明する。ＥＣＣ処理は、
９１ワード×２０８ワードのＥＣＣブロックを構成単位
として行う。 まず、横方向（ＰＩ方向）の１ライン分
のデータを対象として所定の誤り訂正演算を行い、誤り
の存在するワードを修復する。この際、１ラインに所定
数以上の誤り個所が存在すると、当該演算によっては誤
り訂正できないので、この誤り個所はそのままとされ
る。この誤り訂正を２０８ライン分行い、１回目のＰＩ
方向の誤り訂正処理が終了する。
処理について図７を参照して説明する。ＥＣＣ処理は、
９１ワード×２０８ワードのＥＣＣブロックを構成単位
として行う。 まず、横方向（ＰＩ方向）の１ライン分
のデータを対象として所定の誤り訂正演算を行い、誤り
の存在するワードを修復する。この際、１ラインに所定
数以上の誤り個所が存在すると、当該演算によっては誤
り訂正できないので、この誤り個所はそのままとされ
る。この誤り訂正を２０８ライン分行い、１回目のＰＩ
方向の誤り訂正処理が終了する。
【００１４】次に、縦方向（ＰＯ方向）の１列分のデー
タを対象として誤り訂正演算を行い、誤りの存在するワ
ードを修復する。この際も、１ラインに所定数以上の誤
り個所が存在すると、当該演算によっては誤り訂正でき
ないので、この誤り個所はそのままとされる。この誤り
訂正を９１列分行い、ＰＩ方向の誤り訂正処理が終了す
る。
タを対象として誤り訂正演算を行い、誤りの存在するワ
ードを修復する。この際も、１ラインに所定数以上の誤
り個所が存在すると、当該演算によっては誤り訂正でき
ないので、この誤り個所はそのままとされる。この誤り
訂正を９１列分行い、ＰＩ方向の誤り訂正処理が終了す
る。
【００１５】さらに、再度、横方向（ＰＩ方向）の誤り
訂正を行い、第１回目のＰＩ方向の誤り訂正またはＰＯ
方向の誤り訂正によって修復し得なかったワードを再修
復する。
訂正を行い、第１回目のＰＩ方向の誤り訂正またはＰＯ
方向の誤り訂正によって修復し得なかったワードを再修
復する。
【００１６】上記ＳＤＲＡＭ１７に対するデータの書き
込みは、ＲＯＷ方向が誤り訂正処理におけるＥＣＣブロ
ックのＰＩ方向に沿うようにして行われる。すなわち、
図７と図８を参照して説明すると、ＥＣＣブロック（図
７）の１列目の９１ワードが図８のＳＤＲＡＭ上の１行
目（アドレスでは０行目）の先頭に書き込まれ、これに
引き続いて図７の２列目の９１ワードが書き込まれ、更
に図７の３列目の９１ワードが図８のＳＤＲＡＭ上の１
行目（アドレスでは０行目）の後方領域と次の行の先頭
に書き込まれる。
込みは、ＲＯＷ方向が誤り訂正処理におけるＥＣＣブロ
ックのＰＩ方向に沿うようにして行われる。すなわち、
図７と図８を参照して説明すると、ＥＣＣブロック（図
７）の１列目の９１ワードが図８のＳＤＲＡＭ上の１行
目（アドレスでは０行目）の先頭に書き込まれ、これに
引き続いて図７の２列目の９１ワードが書き込まれ、更
に図７の３列目の９１ワードが図８のＳＤＲＡＭ上の１
行目（アドレスでは０行目）の後方領域と次の行の先頭
に書き込まれる。
【００１７】これを、概念的に示すと図９のようにな
る。ＳＤＲＡＭ１７の１行目（アドレスでは０行目）に
はＥＣＣブロックの１ライン分、２ライン分のデータと
３ライン分の途中までのデータが書き込まれ、同様に、
ＳＤＲＡＭ７の２行目には３ライン分の残り部分、４ラ
イン分と５ライン分、および６ライン分の途中までのデ
ータが書き込まれる。
る。ＳＤＲＡＭ１７の１行目（アドレスでは０行目）に
はＥＣＣブロックの１ライン分、２ライン分のデータと
３ライン分の途中までのデータが書き込まれ、同様に、
ＳＤＲＡＭ７の２行目には３ライン分の残り部分、４ラ
イン分と５ライン分、および６ライン分の途中までのデ
ータが書き込まれる。
【００１８】これを、ＥＣＣブロック上で見ると図１０
のようになる。図示の通り、ＥＣＣブロック上では、ほ
ぼ３ライン毎にＳＤＲＡＭ上の行アドレス（Pageアドレ
ス）が切り替えられることになる。
のようになる。図示の通り、ＥＣＣブロック上では、ほ
ぼ３ライン毎にＳＤＲＡＭ上の行アドレス（Pageアドレ
ス）が切り替えられることになる。
【００１９】
【発明が解決しようとする課題】上記のようにＳＤＲＡ
Ｍ１７上にデータが書き込まれていると、ＰＯ方向にワ
ードを読み出す場合には、３ライン毎に行（Page）が変
わるため（図１０参照）、３ライン毎に行アドレスを一
々設定しなければならない。ここで、行アドレスの設定
には、上記の通りＲＡＳをアクティブにし、行アドレス
データを送る必要があるので、行アドレスを変更するに
はこの行アドレスの再設定が必要となり、このため、行
アドレスを変更してコラムアドレスを設定するまでには
数クロック分の移行期間が必要となる。かかる移行期間
は、ＳＤＲＡＭからのデータの読み出し速度に影響す
る。
Ｍ１７上にデータが書き込まれていると、ＰＯ方向にワ
ードを読み出す場合には、３ライン毎に行（Page）が変
わるため（図１０参照）、３ライン毎に行アドレスを一
々設定しなければならない。ここで、行アドレスの設定
には、上記の通りＲＡＳをアクティブにし、行アドレス
データを送る必要があるので、行アドレスを変更するに
はこの行アドレスの再設定が必要となり、このため、行
アドレスを変更してコラムアドレスを設定するまでには
数クロック分の移行期間が必要となる。かかる移行期間
は、ＳＤＲＡＭからのデータの読み出し速度に影響す
る。
【００２０】一方、誤り訂正処理におけるデータの読み
出しは、通常、ＥＣＣブロックの１ライン分または１列
分の全てのデータを一時に読み出すのではなく、これを
分割して、たとえば１６ワード毎に読み出される。した
がって、上記従来例の場合には、かかる１６ワード毎の
読み出しに際し、ＰＩ方向のデータ読み出し時には行ア
ドレスの変更は殆ど起こらず、主としてＰＯ方向のデー
タ読み出し時において行アドレスの変更が問題となる。
出しは、通常、ＥＣＣブロックの１ライン分または１列
分の全てのデータを一時に読み出すのではなく、これを
分割して、たとえば１６ワード毎に読み出される。した
がって、上記従来例の場合には、かかる１６ワード毎の
読み出しに際し、ＰＩ方向のデータ読み出し時には行ア
ドレスの変更は殆ど起こらず、主としてＰＯ方向のデー
タ読み出し時において行アドレスの変更が問題となる。
【００２１】そこで、本発明は、ＰＩ方向およびＰＯ方
向のデータ読み出し時において、行アドレスの変更を極
力排除し、これによりメモリからの読み出し速度を向上
させることを課題とする。
向のデータ読み出し時において、行アドレスの変更を極
力排除し、これによりメモリからの読み出し速度を向上
させることを課題とする。
【００２２】
【課題を解決するための手段】請求項１の発明は、行ア
ドレスとコラムアドレスによって書き込みまたは読み出
しアドレスが指定されるメモリ手段と、このメモリ手段
に対しアドレスを指定するアドレス指定手段とを有する
メモリ制御回路であって、ＰＩ方向およびＰＯ方向の誤
り訂正処理における前記メモリからの読み出し単位をｎ
ワード（ｎは２以上の自然数）とした場合に、前記ＰＩ
方向処理の対象とされるＥＣＣブロック上の１ライン分
のデータをｍワード（ｍはｎの自然数倍）毎に分割し、
該分割されたｍワードのデータを前記メモリ上のコラム
方向に順番に配列し、且つ、隣り合うラインのｍワード
のデータを前記メモリ上の行方向に順番に配列するよう
に、前記アドレス指定手段によって前記メモリ手段に対
する書き込みアドレスを指定することを特徴とする。
ドレスとコラムアドレスによって書き込みまたは読み出
しアドレスが指定されるメモリ手段と、このメモリ手段
に対しアドレスを指定するアドレス指定手段とを有する
メモリ制御回路であって、ＰＩ方向およびＰＯ方向の誤
り訂正処理における前記メモリからの読み出し単位をｎ
ワード（ｎは２以上の自然数）とした場合に、前記ＰＩ
方向処理の対象とされるＥＣＣブロック上の１ライン分
のデータをｍワード（ｍはｎの自然数倍）毎に分割し、
該分割されたｍワードのデータを前記メモリ上のコラム
方向に順番に配列し、且つ、隣り合うラインのｍワード
のデータを前記メモリ上の行方向に順番に配列するよう
に、前記アドレス指定手段によって前記メモリ手段に対
する書き込みアドレスを指定することを特徴とする。
【００２３】請求項２の発明は、請求項１において、ｍ
＝ｎであることを特徴とする。
＝ｎであることを特徴とする。
【００２４】請求項３の発明は、請求項１または２にお
いて、前記１ライン分のデータを前記ｍワード毎に分割
した際に、前記１ライン分の最後の分割部分がｍワード
に満たない場合には、該満たない部分に相当する前記メ
モリ手段の領域を空き領域とすることを特徴とする。
いて、前記１ライン分のデータを前記ｍワード毎に分割
した際に、前記１ライン分の最後の分割部分がｍワード
に満たない場合には、該満たない部分に相当する前記メ
モリ手段の領域を空き領域とすることを特徴とする。
【００２５】請求項４の発明は、上記請求項１〜３の何
れかのメモリ制御回路を内蔵した記録媒体装置である。
れかのメモリ制御回路を内蔵した記録媒体装置である。
【００２６】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００２７】図１に、再生系の構成を示す。なお、従来
例として説明した図５と同一部分には同一符号を付し、
説明を省略する。図１においてはアービタ２０に内蔵さ
れたタイミングジェネレータの構成が従来例と相違して
いる。具体的には、ＳＤＲＡＭ１７に対しデータを書き
込みまたは読み出しする際のアドレスの設定の仕方が上
記従来例と相違している。
例として説明した図５と同一部分には同一符号を付し、
説明を省略する。図１においてはアービタ２０に内蔵さ
れたタイミングジェネレータの構成が従来例と相違して
いる。具体的には、ＳＤＲＡＭ１７に対しデータを書き
込みまたは読み出しする際のアドレスの設定の仕方が上
記従来例と相違している。
【００２８】なお、ＥＣＣ処理におけるＳＤＲＡＭ１７
に対するデータの書き込みおよび読み出しの単位は、上
記従来例で示したとおり、１６ワードであるとする。
に対するデータの書き込みおよび読み出しの単位は、上
記従来例で示したとおり、１６ワードであるとする。
【００２９】図２に、ＳＤＲＡＭ１７上におけるデータ
のマッピング状態を示す。図示の通り、ＳＤＲＡＭ１７
の６行分の領域に１６ライン分のデータが書き込まれ
る。より詳細には、ＳＤＲＡＭ１７の１行目（アドレス
では０行目）には、図７の１ライン目の最初の１６ワー
ド、２ライン目の最初の１６ワード、…、１６ライン目
の最初の１６ワードが書き込まれ、ＳＤＲＡＭ１７の２
行目（アドレスでは１行目）には、図７の１ライン目の
次の１６ワード、２ライン目の次の１６ワード、…、１
６ライン目の次の１６ワードが書き込まれる。以下同様
にしてＳＤＲＡＭ１７の６行目（アドレスでは５行目）
まで１６ライン目までのデータが書き込まれる。
のマッピング状態を示す。図示の通り、ＳＤＲＡＭ１７
の６行分の領域に１６ライン分のデータが書き込まれ
る。より詳細には、ＳＤＲＡＭ１７の１行目（アドレス
では０行目）には、図７の１ライン目の最初の１６ワー
ド、２ライン目の最初の１６ワード、…、１６ライン目
の最初の１６ワードが書き込まれ、ＳＤＲＡＭ１７の２
行目（アドレスでは１行目）には、図７の１ライン目の
次の１６ワード、２ライン目の次の１６ワード、…、１
６ライン目の次の１６ワードが書き込まれる。以下同様
にしてＳＤＲＡＭ１７の６行目（アドレスでは５行目）
まで１６ライン目までのデータが書き込まれる。
【００３０】ただし、図７に示すように１ラインは９１
ワードからなるので、各ラインを１６ワードずつ分割す
ると、最後の分割分は１１ワードとなる。したがって、
この最後の分割分が書き込まれるＳＤＲＡＭ１７の６行
目（アドレスでは５行目）には、１１ワード分のデータ
が書き込まれ、残りの５ワード分は空き領域とする。
ワードからなるので、各ラインを１６ワードずつ分割す
ると、最後の分割分は１１ワードとなる。したがって、
この最後の分割分が書き込まれるＳＤＲＡＭ１７の６行
目（アドレスでは５行目）には、１１ワード分のデータ
が書き込まれ、残りの５ワード分は空き領域とする。
【００３１】以上のように書き込み時のアドレスを指定
することにより、ＳＤＲＡＭ１７の１行目から７８行目
（アドレスでは０行目から７７行目）の領域に１ＥＣＣ
ブロックのデータが書き込まれる。
することにより、ＳＤＲＡＭ１７の１行目から７８行目
（アドレスでは０行目から７７行目）の領域に１ＥＣＣ
ブロックのデータが書き込まれる。
【００３２】このようにして書き込まれたデータをＥＣ
Ｃ処理においてＰＯ方向（列方向）に読み出す場合、読
み出し単位である１６ワード分のデータ読み出しを同一
の行アドレス上にて行うことができる。したがって、Ｐ
Ｏ方向の読み出し単位（１６ワード）内において行アド
レスを変更（再設定）する必要はなく、よって、従来例
のように行アドレスの移行に起因する読み出し速度の遅
延が生じることもない。
Ｃ処理においてＰＯ方向（列方向）に読み出す場合、読
み出し単位である１６ワード分のデータ読み出しを同一
の行アドレス上にて行うことができる。したがって、Ｐ
Ｏ方向の読み出し単位（１６ワード）内において行アド
レスを変更（再設定）する必要はなく、よって、従来例
のように行アドレスの移行に起因する読み出し速度の遅
延が生じることもない。
【００３３】他方、ＥＣＣ処理においてＰＩ方向（ライ
ン方向）にデータを読み出す場合、処理単位である１６
ワード分（最後の分割単位については１１ワード分）の
データが一つの行アドレス上に存在しているため、かか
る読み出し処理においても行アドレスの変更（再設定）
を行う必要はない。したがって、かかるＰＩ方向の読み
出しにおいても行アドレスの移行に起因する読み出し速
度の遅延は生じない。
ン方向）にデータを読み出す場合、処理単位である１６
ワード分（最後の分割単位については１１ワード分）の
データが一つの行アドレス上に存在しているため、かか
る読み出し処理においても行アドレスの変更（再設定）
を行う必要はない。したがって、かかるＰＩ方向の読み
出しにおいても行アドレスの移行に起因する読み出し速
度の遅延は生じない。
【００３４】図３に、ＥＣＣブロック上からみた各行
（Page）の配置を示す。図において、点線で示す四角の
部分が１ＥＣＣブロックである。また、実線で示された
各升目がＳＤＲＡＭ１７の物理アドレス上の行（Page）
であり、さらに各升目内の番号が行アドレスである。同
図からも分かるとおり、ＰＯ方向の読み出しを行う場合
には、読み出し単位である１６ライン分は行アドレスを
変更する必要はない。また、ＰＩ方向の読み出しにおい
ても、読み出し単位である１６ワード分は行アドレスを
変更する必要はない。したがって、ＰＩ方向とＰＩ方向
の何れの読み出しにおいても、読み出し単位である１６
ワードの読み出し途中において、行アドレスを変更（再
設定）する必要はなく、よって、迅速な読み出し処理を
実現することができる。
（Page）の配置を示す。図において、点線で示す四角の
部分が１ＥＣＣブロックである。また、実線で示された
各升目がＳＤＲＡＭ１７の物理アドレス上の行（Page）
であり、さらに各升目内の番号が行アドレスである。同
図からも分かるとおり、ＰＯ方向の読み出しを行う場合
には、読み出し単位である１６ライン分は行アドレスを
変更する必要はない。また、ＰＩ方向の読み出しにおい
ても、読み出し単位である１６ワード分は行アドレスを
変更する必要はない。したがって、ＰＩ方向とＰＩ方向
の何れの読み出しにおいても、読み出し単位である１６
ワードの読み出し途中において、行アドレスを変更（再
設定）する必要はなく、よって、迅速な読み出し処理を
実現することができる。
【００３５】以上、再生系にかかる実施の形態について
説明したが、記録系においても、本発明を同様に適用で
きる。
説明したが、記録系においても、本発明を同様に適用で
きる。
【００３６】図４に記録系の構成を示す。再生系と同一
部分には同一符号を付し、説明を省略する。図におい
て、３１は変調部、３２はＥＣＣエンコーダ、３３はデ
ータ転送部、３４はアービタである。ホストインタフェ
ース１８、１９から入力されたデータは、データ転送部
３３からアービタ３４を介してＳＤＲＡＭ１７に書き込
まれる。ＥＣＣエンコーダ３２はアービタ３４を介して
ＳＤＲＡＭ１７からデータを読み出し、これに誤り訂正
符号を付して再びＳＤＲＡＭ１７に書き戻す。変調部３
１はアービタ３４を介してＳＤＲＡＭ１７からデータを
読み出しこれをフォーマットに当てはめた後、所定の変
調を行ってディスク部１１に転送する。ディスク部１１
はかかるデータをディスク上に記録する。
部分には同一符号を付し、説明を省略する。図におい
て、３１は変調部、３２はＥＣＣエンコーダ、３３はデ
ータ転送部、３４はアービタである。ホストインタフェ
ース１８、１９から入力されたデータは、データ転送部
３３からアービタ３４を介してＳＤＲＡＭ１７に書き込
まれる。ＥＣＣエンコーダ３２はアービタ３４を介して
ＳＤＲＡＭ１７からデータを読み出し、これに誤り訂正
符号を付して再びＳＤＲＡＭ１７に書き戻す。変調部３
１はアービタ３４を介してＳＤＲＡＭ１７からデータを
読み出しこれをフォーマットに当てはめた後、所定の変
調を行ってディスク部１１に転送する。ディスク部１１
はかかるデータをディスク上に記録する。
【００３７】ここで、ＥＣＣエンコーダ３２によってＰ
Ｉ方向の誤り訂正エンコード処理が実行されたデータ
は、上記再生系で示した図２と同様の状態で書き込まれ
る。従って、ＥＣＣエンコーダ３２によって次にＰＯ方
向の誤り訂正エンコード処理を行う際には、読み出し単
位である１６ワード内において行アドレスを変更（再設
定）する必要はなく、よって、迅速なデータの読み出し
処理を実現することができる。
Ｉ方向の誤り訂正エンコード処理が実行されたデータ
は、上記再生系で示した図２と同様の状態で書き込まれ
る。従って、ＥＣＣエンコーダ３２によって次にＰＯ方
向の誤り訂正エンコード処理を行う際には、読み出し単
位である１６ワード内において行アドレスを変更（再設
定）する必要はなく、よって、迅速なデータの読み出し
処理を実現することができる。
【００３８】以上、本発明の実施の形態について説明し
たが、本発明はかかる実施の形態に制限されるものでは
なく、他に種々の変更が可能であることは言うまでもな
い。
たが、本発明はかかる実施の形態に制限されるものでは
なく、他に種々の変更が可能であることは言うまでもな
い。
【００３９】たとえば、上記実施も形態では、ＥＣＣ処
理におけるＳＤＲＡＭからのデータの読み出し単位を１
６ワードとしたが、これ以外の読み出し単位とすること
もできる。ただし、読み出し単位を８ワードとした場合
には図２に示す１ラインの分割ワード単位は８ワードと
し、読み出し単位を３２ワードとした場合には図２に示
す１ラインの分割ワード単位は８ワードとするのが好ま
しい。これにより、ＰＩ方向とＰＯ方向の何れの読み出
し時においても行アドレスの変更（再設定）を排除する
ことができ、よって、かかる読む出し処理の速度を向上
させることができる。
理におけるＳＤＲＡＭからのデータの読み出し単位を１
６ワードとしたが、これ以外の読み出し単位とすること
もできる。ただし、読み出し単位を８ワードとした場合
には図２に示す１ラインの分割ワード単位は８ワードと
し、読み出し単位を３２ワードとした場合には図２に示
す１ラインの分割ワード単位は８ワードとするのが好ま
しい。これにより、ＰＩ方向とＰＯ方向の何れの読み出
し時においても行アドレスの変更（再設定）を排除する
ことができ、よって、かかる読む出し処理の速度を向上
させることができる。
【００４０】ただし、ＥＣＣ処理におけるＳＤＲＡＭか
らのデータの読み出し単位が８ワードである場合に、図
２または図３に示すように１６ワード単位でマッピング
を行っても、ＰＯ方向のデータ読み出しにおいては行ア
ドレスを変更（再設定）する必要はないので、かかるＰ
Ｏ方向のデータ読み出し速度については改善できる。し
たがって、データの読み出し単位をｎワードとした場合
に、ｎの２倍以上の単位にてマッピングを行っても、Ｐ
Ｏ方向処理の改善は図れる。
らのデータの読み出し単位が８ワードである場合に、図
２または図３に示すように１６ワード単位でマッピング
を行っても、ＰＯ方向のデータ読み出しにおいては行ア
ドレスを変更（再設定）する必要はないので、かかるＰ
Ｏ方向のデータ読み出し速度については改善できる。し
たがって、データの読み出し単位をｎワードとした場合
に、ｎの２倍以上の単位にてマッピングを行っても、Ｐ
Ｏ方向処理の改善は図れる。
【００４１】今回開示された実施の形態は全て例示であ
って制限的なものではない。本発明の範囲は特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内にある全ての変更が含まれることが意図されて
いる。
って制限的なものではない。本発明の範囲は特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内にある全ての変更が含まれることが意図されて
いる。
【００４２】
【発明の効果】以上のように本発明によれば、ＰＩ方向
およびＰＯ方向のデータ読み出し時において、行アドレ
スの変更（再設定）を排除できるので、メモリからの読
み出し速度を向上させることができるようになる。
およびＰＯ方向のデータ読み出し時において、行アドレ
スの変更（再設定）を排除できるので、メモリからの読
み出し速度を向上させることができるようになる。
【図１】実施の形態に係る再生系のブロック図
【図２】実施の形態に係るＳＤＲＡＭ上のデータのマッ
ピング状態を示す図
ピング状態を示す図
【図３】実施の形態に係るＥＣＣブロックと物理アドレ
スとの関係を示す図
スとの関係を示す図
【図４】実施の形態に係る記録系のブロック図
【図５】従来例の再生系のブロック図
【図６】ＳＤＲＡＭのポート配置を示す図
【図７】ＥＣＣブロックを示す図
【図８】ＳＤＲＡＭ上の物理アドレスを示す図
【図９】従来例におけるＳＤＲＡＭ上のデータのマッピ
ング状態を示す図
ング状態を示す図
【図１０】従来例におけるＥＣＣブロックと物理アドレ
スとの関係を示す図
スとの関係を示す図
１３… ＥＣＣデコーダ部 １７… ＳＤＲＡＭ（メモリ手段） ２０… アービタ（アドレス指定手段） ３２… ＥＣＣエンコーダ ３４… アービタ（アドレス指定手段）
フロントページの続き Ｆターム(参考） 5B018 GA02 HA14 NA02 NA10 QA16 RA11 5B060 AA02 AA08 AA13 AA14 AB13 AC11 CA03
Claims (4)
- 【請求項１】 行アドレスとコラムアドレスによって書
き込みまたは読み出しアドレスが指定されるメモリ手段
と、このメモリ手段に対しアドレスを指定するアドレス
指定手段とを有するメモリ制御回路であって、 ＰＩ方向およびＰＯ方向の誤り訂正処理における前記メ
モリからの読み出し単位をｎワード（ｎは２以上の自然
数）とした場合に、前記ＰＩ方向処理の対象とされるＥ
ＣＣブロック上の１ライン分のデータをｍワード（ｍは
ｎの自然数倍）毎に分割し、該分割されたｍワードのデ
ータを前記メモリ上のコラム方向に順番に配列し、且
つ、隣り合うラインのｍワードのデータを前記メモリ上
の行方向に順番に配列するように、前記アドレス指定手
段によって前記メモリ手段に対する書き込みアドレスを
指定することを特徴とするメモリ制御回路。 - 【請求項２】 請求項１において、ｍ＝ｎであることを
特徴とするメモリ制御回路。 - 【請求項３】 請求項１または２において、前記１ライ
ン分のデータを前記ｍワード毎に分割した際に、前記１
ライン分の最後の分割部分がｍワードに満たない場合に
は、該満たない部分に相当する前記メモリ手段の領域を
空き領域とすることを特徴とするメモリ制御回路。 - 【請求項４】 上記請求項１〜３の何れかのメモリ制御
回路を内蔵した記録媒体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24586599A JP2001075874A (ja) | 1999-08-31 | 1999-08-31 | メモリ制御回路およびそれを内蔵した記録媒体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24586599A JP2001075874A (ja) | 1999-08-31 | 1999-08-31 | メモリ制御回路およびそれを内蔵した記録媒体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001075874A true JP2001075874A (ja) | 2001-03-23 |
Family
ID=17139979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24586599A Pending JP2001075874A (ja) | 1999-08-31 | 1999-08-31 | メモリ制御回路およびそれを内蔵した記録媒体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001075874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016224326A (ja) * | 2015-06-02 | 2016-12-28 | セイコーエプソン株式会社 | メモリー制御装置、画像処理装置、表示装置、及び、メモリー制御方法 |
-
1999
- 1999-08-31 JP JP24586599A patent/JP2001075874A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016224326A (ja) * | 2015-06-02 | 2016-12-28 | セイコーエプソン株式会社 | メモリー制御装置、画像処理装置、表示装置、及び、メモリー制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060712 |
|
| A977 | Report on retrieval |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090106 |
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