TWI511460B - 時脈系統、時脈積體電路以及時脈產生方法 - Google Patents
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- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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Description
本發明係關於時脈信號產生方法以及裝置，特別係關於利用具有匹配時脈延遲路徑之低頻帶鎖相迴路以產生低抖動之時脈信號，且利用具有本地回授路徑之至少一高頻帶鎖相迴路以降低抖動。
傳統的時脈產生系統通常包括至少一鎖相迴路，用以乘上參考時脈信號之頻率以產生一或多高頻時脈信號，該時脈信號係作為同步或定時之目的，並提供給積體電路之功能電路、半導體晶片或類似裝置使用。鎖相迴路所產生之每一時脈信號均送回至該鎖相迴路之回授輸入端，用以將回授之時脈信號與參考信號之相位以及頻率同步。儘管參考信號以及輸出之時脈信號可能具有相同之頻率，回授路徑上之除頻器(固定的或可程式化)可用來增加相對於參考時脈信號之頻率之輸出時脈信號。因此，每一鎖相迴路可乘上頻率以得到較高頻率的時脈信號。
功能電路係根據晶片或系統之類型所決定，例如，一微處理器晶片通常包括一或多處理核心、一或多記憶體陣列(即L1與L1快取記憶體)、許多處理器支援電路以及功能
方塊、許多輸出/輸入功能等等。由鎖相迴路產生之每一時脈信號，可經由包括導線等時脈傳輸系統傳送至整個晶片。
參考時脈信號可由外部來源所提供，且通常包括一特定位準之輸入雜訊而產生一第一類型之抖動，在此稱為輸入抖動(input jitter)。抖動為時脈週期至週期之邊緣上不受歡迎的偏差或變異。輸入抖動也可能經由時脈回授路徑所產生，並饋入至每一鎖相迴路之回授輸入端。輸入抖動也可能為晶片之熱雜訊所造成、或由晶片上之溫度梯度所造成。時脈傳輸系統可結合導線、緩衝器、反相器及/或時脈中繼器、或種種類似方式，用以在系統(例如半導體晶片)間傳輸時脈。這些時脈樹裝置會隨時間、電壓以及溫度梯度之改變而導入延遲，而這些變動將產生時脈抖動。供應電壓(如VDD以及VSS)在不同晶片與時脈系統上可能有極大差異，這將造成時脈邊緣之時序偏移，因而產生週期至週期間之時脈抖動。同樣的，晶片間之溫度梯度也會造成輸入抖動。輸入抖動(或回授輸入端之抖動)會傳送至鎖相迴路之輸出端且饋入至鎖相迴路之控制迴路中。
第二類型之抖動在此稱為內部抖動(internal jitter)，此種抖動係為鎖相迴路本身或其他因素所產生。內部產生之雜訊可由許多來源而造成，包括電路元件(如電荷泵浦(charge pump)、壓控振盪器(VCO)等等)，或是外部來源(如供應電壓)。內部雜訊也可由鎖相迴路中之熱雜訊所造成、或是由施加至鎖相迴路元件之供應電壓變動所造成。內部抖動傳送至鎖相迴路輸出端則是不樂見的。
所有的抖動為第一型抖動(輸入抖動)與第二行
抖動(內部抖動)之總和。在習知架構中，設計者試圖調整鎖相迴路之頻寬以降低抖動。設計者可設定或調整鎖相迴路的頻寬，使其基本上與頻率無關。輸入抖動可利用低頻鎖相迴路來濾除或以降低抖動等方式被降低，但卻擋不住內部抖動。高頻鎖相迴路可濾除內部抖動，卻擋不住輸入抖動。所以，鎖相迴路之設計者不得不在頻寬以及無法同時降低兩種抖動之間妥協。儘管輸入抖動以及內部抖動可能於頻率調整中降低至某種程度，但是這兩種抖動之總和仍然很顯著。因此，當系統操作於較高頻率時，通常會設計為具有適當的頻率邊限用以容忍最差的抖動，以確保能正常動作。
因此亟需一種能降低抖動以改善所分佈時脈信號之頻譜完整性的技術，用以降低抖動並放寬頻率設計之限制，且得以提升效率以及執行效能。
根據本發明之一實施例，一時脈系統經由一對齊位置接收一參考時脈信號，用以產生一功能時脈信號並經由一時脈路徑提供至一功能電路。時脈系統包括一低頻帶鎖相迴路、一高頻帶鎖相迴路以及一延遲路徑。低頻帶鎖相迴路具有一參考輸入端用以接收參考時脈信號，並具有一回授輸入端用以接收一回授時脈信號，且具有一輸出端以提供一濾波時脈信號。高頻帶鎖相迴路具有一參考輸入端以接收濾波時脈信號，具有一輸出端以提供功能時脈信號，且具有一回授輸入端經由一本地回授路徑耦接至高頻帶鎖相迴路之輸出端。延遲路徑耦接於低頻帶鎖相迴路之輸出端以及對齊位置以提供回授信號
至低頻帶鎖相迴路。延遲路徑係用以產生一延遲，其本質上匹配於承載功能時脈信號之時脈路徑。
低頻帶鎖相迴路以及高頻帶鎖相迴路之頻寬可預先決定或以其他方式配置、調整、選擇、或程式化以降低抖動。在一實施例中，低頻帶鎖相迴路之頻寬選擇係以降低或最小化輸入抖動，且高頻帶鎖相迴路之頻寬選擇係以降低或最小化輸入內部抖動。低頻帶鎖相迴路以及高頻帶鎖相迴路間之相對頻寬係根據特定配置而定且皆可由設計者所調整。
根據本發明之一實施例，低頻帶鎖相迴路所產生濾波時脈信號之頻率大約與參考時脈信號之頻率相同，且高頻帶鎖相迴路所產生功能時脈信號之頻率係大於濾波時脈信號之頻率。舉例來說，一乘法器或類似功能方塊可合併或由高頻帶鎖相迴路所運用以提供一個可編程的輸出頻率。根據本發明之一實施例，低頻帶鎖相迴路所產生濾波時脈信號之頻率約與參考時脈信號之頻率相同，而高頻帶鎖相迴路所產生功能時脈信號之頻率係大於濾波時脈信號之頻率。高頻帶鎖相迴路具有一可程式化的頻率乘法器，以產生如2倍至32倍於輸入參考頻率之頻率。
高頻帶鎖相迴路之本地回授路徑係處於與高頻帶鎖相迴路大致相同的電壓以及大致相同的溫度之環境中。本地回授路徑可為介於高帶鎖相迴路之輸出端以及回授輸入端間之一非常短的導電路徑，使其通常不會遭受任何抖動來源之影響。
介於低頻帶鎖相迴路之輸出端以及對齊位置間之
用於傳送回授信號之延遲路徑，係匹配於用來傳送功能時脈信號之時脈路徑。根據本發明之一實施例，舉例來說，延遲路徑具有與時脈路徑大致相同的時序延遲與電氣特性。此外，延遲路徑可配置為與時脈路徑具有相同數目之緩衝器。儘管對齊位置可於低頻帶鎖相迴路之輸入端，其也可位於與低頻帶鎖相迴路分離之一接合墊與類似結構等等。在這情況下，二條匹配的時脈路徑可提供於接合墊以及低頻帶鎖相迴路之間，用以傳送參考時脈信號以及回授時脈信號。
時脈系統包括多個高頻帶鎖相迴路，其經由一或多個時脈路徑提供許多功能時脈信號至一或多個功能電路。舉例來說，每個功能電路可接收對應的功能時脈信號，或是由時脈分佈電路及其類似方塊等自許多功能時脈信號做選擇給一既定功能電路。
不同的時脈路徑或時脈系統係相互匹配，以提供大致上相似的延遲。
時脈系統可實施於積體電路。根據本發明之一實施例，積體電路包括至少一功能電路、接收與轉發一外部參考時脈信號以及接收與轉發一回授時脈信號之一接合墊、一低頻帶鎖相迴路、至少一高頻帶鎖相迴路、至少一時脈分佈路徑以及一回授時脈路徑。低頻帶鎖相迴路具有接收參考時脈信號之參考輸入端、具有接收回授時脈信號之回授輸入端、以及具有提供濾波時脈信號之輸出端。每一高頻帶鎖相迴路具有接收濾波時脈信號之參考輸入端、提供對應功能時脈信號之輸出端、以及經由本地回授路徑耦接至其輸出端之回授輸入端。每一時
脈分佈路徑傳輸對應之功能時脈信號至對應之功能電路。回授時脈路徑耦接於低頻帶鎖相迴路之輸出端以提供回授時脈信號。回授時脈路徑以及每一時脈分佈路徑皆相互匹配。積體電路更包括時脈分佈電路。積體電路可為包括一或多微處理核心之一微處理器晶片及其類似架構等等。
根據本發明之一實施例，一種降低時脈信號抖動之方法包括濾除一參考時脈以及利用一低頻帶鎖相迴路接收自一對齊位置之一回授時脈，低頻帶鎖相迴路提供一濾波時脈；傳輸濾波時脈至高頻帶鎖相迴路之參考輸入端用以經由輸出端提供功能時脈；經由一本地路徑，將高頻帶鎖相迴路之輸出端以及回授輸入端耦接在一起；沿著時脈分佈路徑傳送功能時脈至功能區塊；提供與自低頻帶鎖相迴路至對齊位置之與時脈分佈路徑相匹配之回授路徑，以及以回授路徑傳送濾波時脈以提供回授時脈至低頻帶鎖相迴路。
本方法包括經由匹配路徑自對齊位置至低頻帶鎖相迴路傳送參考時脈信號以及回授時脈信號。本方法包括配置低頻帶鎖相迴路之頻寬以降低輸入抖動，以及設定高頻帶鎖相迴路之頻寬以降低內部抖動。本方法包括設定具有可程式乘法器之高頻帶鎖相迴路，用以乘上濾波時脈信號之頻率而產生功能時脈信號之頻率。本方法包括提供與高頻帶鎖相迴路具有相同溫度梯度與電壓之本地路徑。
101、201、301‧‧‧積體電路
103、203‧‧‧時脈產生電路
105‧‧‧處理核心
107‧‧‧非核心電路
109‧‧‧輸出/輸入電路
111、211‧‧‧內部接合墊
113‧‧‧頻率除法器
115‧‧‧第一鎖相迴路(PLL1)
117‧‧‧第二鎖相迴路(PLL2)
119‧‧‧第三鎖相迴路(PLL3)
121、123、125、127、501‧‧‧第一匹配延遲電路(MDEL1)
129、229‧‧‧時脈分布電路
131、133、135、207‧‧‧第二匹配延遲電路(MDEL2)
137、139、141、143、145‧‧‧第三匹配延遲電路(MDEL3)
203‧‧‧時脈產生電路
205、303‧‧‧低頻帶鎖相迴路(PLL0)
215、305‧‧‧第一高頻帶鎖相迴路(PLL1)
217‧‧‧第二高頻帶鎖相迴路(PLL2)
219‧‧‧第三高頻帶鎖相迴路(PLL3)
301‧‧‧對齊位置
306‧‧‧可程式頻率除法器
307‧‧‧時脈傳送路徑
309‧‧‧功能電路
313‧‧‧本地回授路徑
401、403‧‧‧匹配延遲路徑(MDEL)
503‧‧‧高頻帶鎖相迴路
505‧‧‧時脈分佈路徑
507‧‧‧功能電路
FB1‧‧‧第一回授時脈信號
FB2‧‧‧第二回授時脈信號
FB3‧‧‧第三回授時脈信號
F1‧‧‧第一回授輸入時脈信號
F2‧‧‧第二回授輸入時脈信號
F3‧‧‧第三回授輸入時脈信號
C1‧‧‧第一時脈信號
C2‧‧‧第二時脈信號
C3‧‧‧第三時脈信號
216‧‧‧第一回授路徑
218‧‧‧第二回授路徑
220‧‧‧第三回授路徑
BCLK‧‧‧時脈輸入信號
CORE_CK‧‧‧第一功能時脈信號
IO_CK‧‧‧第二功能時脈信號
VDD‧‧‧操作電壓
VSS‧‧‧參考電壓
RCK2‧‧‧些微延遲之參考時脈信號
RCK‧‧‧輸出參考時脈信號
F‧‧‧單一回授信號
FB‧‧‧回授時脈信號
CLK‧‧‧功能時脈信號
RCLK‧‧‧參考時脈信號
FCLK‧‧‧濾波時脈信號
DCIK‧‧‧延遲功能時脈信號
本發明之優勢、特徵以及優點搭配以下的敘述以及附圖將有助於更進一步的瞭解：
第1圖顯示根據習知架構所實施之具有時脈產生電路之積體電路簡化方塊圖；第2圖顯示根據本發明之一實施例所實施之降低所有抖動包括輸入抖動以及內部抖動之具有時脈產生電路之積體電路簡化方塊圖；第3圖顯示根據本發明之另一實施例所實施之降低所有抖動之時脈系統簡化方塊圖；第4圖顯示根據本發明之另一實施例所述之第3圖之時脈系統簡化方塊圖，其中對齊位置係來自於低頻帶鎖相迴路；以及第5圖顯示根據本發明包括多個高頻帶鎖相迴路之另一實施例所述之第3圖之時脈系統簡化方塊圖。
以下之說明使得該領域具有通常知識者能夠使用本發明所提供內容之特定應用且完成其需求。然而，本發明實施例之各種變化將使得本領域具有通常知識者能夠清楚瞭解，且在此所定義之一般原則可應用至其他實施例。因此，本發明並非限定在此所述之特定實施例，而是應賦予與在此所公開的原理和新穎特徵一致的最寬範圍。
本案發明人體認到習知利用高頻帶鎖相迴路在時脈產生上之缺陷，因此揭露一種時脈系統以及方法，其利用具有單一匹配時脈延遲路徑之低頻帶鎖相迴路以及至少一高頻帶鎖相迴路用以濾掉大部分時脈抖動。每一高頻帶鎖相迴路利用低頻帶鎖相迴路輸出端之濾波時脈信號作為參考時脈信
號。低頻帶鎖相迴路利用匹配的時脈延遲路徑，來對齊濾波時脈信號的頻率以及相位。再者，每一高頻帶鎖相迴路的輸出信號自行回授至其回授時脈輸入端而分佈至整個積體電路，使得每一高頻帶鎖相迴路之回授路徑上的抖動為最小。高頻帶鎖相迴路的輸出端或功能時脈經由時脈路徑傳送至功能電路，其中每一時脈路徑之延遲與低頻帶鎖相迴路之單一匹配時脈延遲路徑相匹配。因為輸入抖動由低頻帶鎖相迴路所濾除且內部抖動由每一個高頻帶鎖相迴路所濾除，相較於習知架構本發明的整體抖動可降至最低。
第1圖係顯示根據習知架構所實施之具有時脈產生電路103之積體電路101簡化方塊圖。積體電路101包括用以執行任何電子功能，如處理資訊或進行通訊等等之電子電路。根據所述之實施例，積體電路101可實施為一微處理晶片，包括處理核心105、非核心(uncore)電路107以及輸出/輸入電路109。於特定的配置時，也可包含其他的功能電路或區塊。根據本發明之一實施例，舉例來說，積體電路101可實施為具有額外微處理器核心之多核心微處理器，因此處理核心105代表積體電路101任何數目的核心區塊。處理核心105可包括內部功能區塊(圖中並未顯示)如記憶體陣列，例如唯讀記憶體(ROM)、隨機存取記憶體(RAM)(也就是快取記憶體)、一或多算術邏輯單元(ALU)、浮點單元(FPU)整數單元等等。非核心電路107包含處理核心105外部之其他支援功能電路。輸出/輸入電路109通常包括介面電路，其經由介面接腳以及接合墊等等與外部元件相接。
積體電路101包括電源供應輸入(例如接腳及類似裝置)，用以耦接至操作電壓VDD以及參考電壓VSS，其中操作電壓VDD為適用於特定技術領與的操作電壓，而參考電壓VSS可如接地位準。根據本發明之一實施例，操作電壓VDD約為1V或於全功率模式約為1.05V。應注意的是，對不同的半導體技術而言可能具有不同的特定電壓位準，而這些特定電壓位準僅用於舉例說明，本發明一樣適用於具有不同電壓位準之半導體技術中。應注意的是，特定的主要操作電壓VDD位準可根據不同實施例的實施方式、或特定電源模式而有所不同。
積體電路101更包括用以接收外部時脈之時脈輸入信號BCLK(例如時脈匯流排)。時脈輸入信號BCLK提供至內部接合墊111，其係作為介面、傳送以及對齊時脈信號(頻率以及相位)之用，這部分將於後文做更進一步的討論。內部接合墊111係作為相位(及/或頻率)之對齊位置。根據本發明之實施例，時脈輸入信號BCLK係以所接收之頻率傳送。或者，時脈輸入信號BCLK之頻率可被調整(例如降頻)，如輸入至頻率除法器113而將時脈輸入信號BCLK之頻率除以二。時脈輸入信號BCLK經由時脈路徑做為參考時脈信號RCLK，並經由第一匹配延遲電路(MDEL1)121而傳送至至少一鎖相迴路之參考時脈輸入端(R)。在此範例中，第1圖所示之三個鎖相迴路包括第一鎖相迴路PLL1 115、第二鎖相迴路PLL2 117以及第三鎖相迴路PLL3 119。儘管第1圖中僅顯示三個鎖相迴路，任何大於或小於三個鎖相迴路之任意個數的鎖相迴路均包括在本發明之範圍內。
如第1圖所示，三個額外的時脈路徑介於內部接合墊111與鎖相迴路115-119間，其包括自內部接合墊111經由第一匹配延遲電路MDEL1 123至第一鎖相迴路115之回授時脈輸入端(F)之第一回授輸入時脈信號F1、自內部接合墊111經由第一匹配延遲電路MDEL1 125至第二鎖相迴路117之回授時脈輸入端之第二回授輸入時脈信號F2、以及自內部接合墊111經由第一匹配延遲電路MDEL1 127至第三鎖相迴路119之回授時脈輸入端之第三回授輸入時脈信號F3。
在此範例中，內部接合墊111係與鎖相迴路115-119在晶片中分開一距離。用以傳輸時脈信號RCLK之時脈路徑與回授輸入時脈信號F1-F3的時脈路徑包括導線以及鑽孔(via)及類似裝置等等，並在有需求時可更包括一或多緩衝器以增強相應的時脈信號。每一個緩衝器可以非反相或反相(例如反相器)來實施。導線以及鑽孔及類似裝置之導體可包括電性寄生元件(例如電阻、電容、電感)，使得信號產生衰減與延遲及類似效應等等，而信號路徑上之每一緩衝器也會增加延遲。因為鎖相迴路115-119嘗試於內部接合墊111對齊每一時脈信號之頻率及/或相位，時脈路徑間儘可能相互匹配。第一匹配延遲電路MDEL1 121-127代表所匹配之延遲，用以最小化時脈路徑間的延遲差異。
第一匹配延遲電路MDEL1 121、123、125、127可被設定、調整或進行程式化，以匹配介於內部接合墊111與對應鎖相迴路115-119間，在參考時脈輸入端(R)上的參考時脈信號RCLK與對應回授時脈輸入端(F)上的回授輸入時脈信號
F1-F3間的延遲。在考慮導線以及鑽孔或類似裝置間的寄生效應下，第一匹配延遲電路MDEL1 121-127之每一者可包括任何數目之緩衝器或反相器或其他延遲元件或區塊，以與其他時脈路徑之延遲相匹配。每一第一匹配延遲電路MDEL1 121-127之元件皆盡可能與其他信號路徑之延遲相匹配。根據本發明之一實施例，第一匹配延遲電路MDEL1 121-127之每一者可使用相同方式來構築，但可進一步調整一或多個元件以達成讓回授輸入時脈信號F1-F3得以匹配延遲之目的。在此架構下，位於內部接合墊111與鎖相迴路115-119間的參考時脈信號RCLK與回授輸入時脈信號F1-F3間之延遲基本上是相同的。
根據本發明之一實施例，時脈樹及其類似架構中的時脈信號，其時脈路徑係利用手動調整而使其相互匹配來佈線。舉例來說，相同或相似的傳導路徑可以使用相同或類似數目之緩衝器等達成，這樣的信號路徑匹配係該領域具有普通知識者所熟知。當製程技術的複雜度增加時，新的製造方法也可加入，如時脈樹合成等等，以便佈線時脈信號。時脈樹合成可透過手動或自動的方式來實施，並隨著時間、電壓以及溫度的變化，儘可能匹配整體的延遲。
第一鎖相迴路115經由第二匹配延遲電路MDEL2 131產生第一時脈信號C1至時脈分布電路129，第二鎖相迴路117經由第二匹配延遲電路MDEL2 133產生第二時脈信號C2至時脈分布電路129，而第三鎖相迴路119經由第二匹配延遲電路MDEL2 135產生第三時脈信號C3至時脈分布電路129。第二匹配延遲電路MDEL2 131-135不需要跟第一匹配延遲電路
MDEL1 121-127相同，但第二匹配延遲電路MDEL2 131-135需相互匹配延遲。使用時脈樹合成或類似架構等先前提到的方式，可設定、調整或程式化第二匹配延遲電路MDEL2 131-135，以匹配鎖相迴路115、117以及119與時脈分布電路129間每一路徑之延遲。在此實施方式下，鎖相迴路115-119與時脈分布電路129間之時脈信號C1-C3之信號延遲基本上為相同的。
時脈分布電路129經由對應的匹配延遲路徑，為時脈信號C1-C3之每一者提供回授時脈信號至內部接合墊111。如第1圖所示，時脈分布信號129經由第三匹配延遲電路MDEL3 137，提供第一時脈信號C1之第一回授時脈信號FB1至內部接合墊111；時脈分布信號129經由第三匹配延遲電路MDEL3 139，提供第二時脈信號C2之第二回授時脈信號FB2至內部接合墊111；時脈分布信號129經由第三匹配延遲電路MDEL3 141，提供第三時脈信號C3之第三回授時脈信號FB3至內部接合墊111。再次重申，第三匹配延遲電路MDEL3 137-141並不需要與第一匹配延遲電路MDEL1 121-127以及第二匹配延遲電路MDEL2 131-135相同，而是第二匹配延遲電路MDEL2 131-135相互匹配延遲，並利用時脈樹合成或類似方式等先前敘述過的方法，用以設定、調整或程式化第三匹配延遲電路MDEL3 137-141以匹配時脈分布信號129與內部接合墊111間每一路徑之延遲。在此方式下，介於時脈分布信號129與內部接合墊111間之回授時脈信號FB1-FB3之信號延遲大致上相同。
時脈分布信號129內部之虛線代表時脈對C1/FB1、C2/FB2以及C3/FB3間之回授路徑。時脈分布信號129
內部路徑之延遲係有效地相互匹配。相似的，內部接合墊111內部之虛線代表時脈對FB1/F1、FB2/F2與FB3/F3間的回授路徑，其中內部接合墊111內部路徑之延遲係有效地相互匹配。
第一鎖相迴路PLL1 115係使得參考時脈信號RCLK以及回授時脈F1間之相位關係得以對齊。因為內部接合墊111以及第一鎖相迴路PLL1 115之間的延遲為匹配，第一鎖相迴路PLL1 115可有效地於內部接合墊111對齊第一回授時脈信號FB1以及參考時脈信號RCLK。儘管並未明確顯示，第一鎖相迴路PLL1 115包括可程式整數頻率除法器，用以將回授時脈F1之頻率除以一選定之乘數，以有效地匹配參考時脈信號RCLK之頻率。參考時脈信號RCLK之頻率有效地乘上可程式化的乘數而得到第一時脈信號C1之頻率，因而也得到了第一回授時脈信號FB1以及回授時脈F1之頻率。
同樣地，第二鎖相迴路PLL2 117利用於內部接合墊111對齊第二回授時脈信號FB2以及參考時脈信號RCLK之相位，來對齊參考時脈信號RCLK以及回授時脈F2間之相位關係。第二鎖相迴路PLL2 117也結合可程式內部頻率除法器，用以選擇一乘數以便決定第二時脈信號C2、第二回授時脈信號FB2以及回授時脈F2的頻率。
第三鎖相迴路PLL3 119也利用類似的方法，利用於內部接合墊111對齊第三回授時脈信號FB3以及參考時脈信號RCLK之相位，來對齊參考時脈信號RCLK以及回授時脈F3間之相位關係。第三鎖相迴路PLL3 119也結合可程式內部頻率除法器，用以選擇一乘數以便決定第三時脈信號C3、第三回授
時脈信號FB3以及回授時脈F3的頻率。第一鎖相迴路115、第二鎖相迴路117以及第三鎖相迴路119間所選擇之乘數，於任何既定的時間可能為相同或不同。
時脈分布信號129更經由第三匹配延遲電路MDEL3 143提供第一功能時脈信號CORE_CK至處理核心105以及非核心電路107，並經由第三匹配延遲電路MDEL3 145提供另一第二功能時脈信號IO_CK至輸出/輸入電路109。在此使用功能時脈信號係代表佈線至系統的功能區塊、電路、或類似系統，用以提供同步或定時等目的。通常第一功能時脈信號CORE_CK以及第二功能時脈信號IO_CK係利用任何適當的時脈分布、佈線方法或演算法等，以佈線至對應之功能方塊，用以傳送對應之時脈信號。為了同步以及定時之目的，處理核心105、非核心電路107以及輸出/輸入電路109間之每一時脈邊緣之時序盡可能的越接近越好，第三匹配延遲電路MDEL3 143以及145將被設定或以及其他方式進行調整或程式化，以匹配傳送第一功能時脈信號CORE_CK以及第二功能時脈信號IO_CK之時脈路徑上之時序延遲。
因為鎖相迴路115-119用以對齊時脈信號之相位以及頻率，傳送每一回授時脈信號FB1-FB3之路徑延遲，必須與第一功能時脈信號CORE_CK以及第二功能時脈信號IO_CK之延遲相匹配。在同樣的方式下，利用時脈樹合成或類似架構等先前提到的方式，得以設定、調整或程式化第三匹配延遲電路MDEL3 137-145，使得回授時脈信號FB1-FB3與第一功能時脈信號CORE_CK以及第二功能時脈信號IO_CK之間的延遲相互
匹配。同樣的，處理核心105、非核心電路107以及輸出/輸入電路109沿著回授時脈信號FB1-FB3之操作時脈邊緣為一致。
時脈分布電路129包括時脈選擇器或多工器電路或類似裝置等(並未顯示)，用以選擇時脈信號C1-C3以驅動第一功能時脈信號CORE_CK以及第二功能時脈信號IO_CK。回授時脈信號FB1-FB3通常並未閘控(un-gated)，亦即回授時脈信號FB1-FB3依然維持頻率以及相位之對齊。根據本發明之一實施例，在閘控(gated on)之下，第三時脈信號C3為特定的輸出/輸入時脈信號以產生第二功能時脈信號IO_CK至輸出/輸入電路109。在低功率狀態時，時脈分布電路129可使第二功能時脈信號IO_CK失能，而第三時脈信號C3繼續由第三鎖相迴路PLL3 119經由第三回授時脈信號FB3所驅動。
根據本發明之一實施例，時脈分布電路129於第一時脈信號C1以及第二時脈信號C2擇一，以驅動第一功能時脈信號CORE_CK。另一個沒有驅動第一功能時脈信號CORE_CK之鎖相迴路，可重新程式化至不同的乘數以調整時脈。舉例來說，當第一鎖相迴路PLL1 115被選來驅動第一功能時脈信號CORE_CK時，第二鎖相迴路PLL2 117之乘數可重新設定至較高或較低。當第二鎖相迴路PLL2 117之新頻率穩定後，時脈分布電路129可切換至第二鎖相迴路PLL2 117來驅動第一功能時脈信號CORE_CK，使得在需要的時候，可重新設定第一鎖相迴路PLL1 115至其他的乘數。如該領域具有通常知識者所熟知的，可於第一鎖相迴路PLL1 115以及第二鎖相迴路PLL2 117間切換操作，用以將第一功能時脈信號CORE_CK之頻率向上或
向下調整。若有需要，在低功率狀態時，時脈分布電路129也可閘控(gate)而關閉第一功能時脈信號CORE_CK。
根據本發明之一更具體的實施例，時脈輸入信號BCLK具有介於100MHz~400MHz間之頻率，而時脈信號C1-C3操作於大約0.4GHz~大約3GHz之間。儘管時脈輸入信號BCLK以相同的頻率傳遞給參考時脈信號RCLK，參考時脈信號RCLK也可能在頻率除法器113的運作下，其頻率只有時脈輸入信號BCLK之頻率的一半。鎖相迴路115-119具有一適當乘數之範圍，以乘上參考時脈信號RCLK之頻率而得到所需之頻率範圍。根據本發明之一實施例，乘數的範圍介於2倍至32倍，但任何適當的乘數範圍都已仔細考慮而應包含於本發明範圍中。
儘管時脈產生電路103對產生功能時脈信號以驅動處理核心105以及積體電路101上其他電路(亦即非核心電路以及輸出/輸入電路)提供相當的彈性，經由系統傳遞的抖動仍會造成整體效率以及效能上的降低。時脈輸入信號BCLK通常包含一定程度的輸入抖動，並傳遞至參考時脈信號RCLK以及鎖相迴路之參考輸入端。產生回授時脈信號FB1-FB3之回授時脈路徑穿越積體電路101之大部份，因而處在積體電路101之操作電壓VDD以及參考電壓VSS之巨大的供應電壓變動下，跨越晶片的變動將伴隨溫度梯度等等變異，而這些變異造成提供至鎖相迴路115-119回授輸入端的輸入抖動。再者，鎖相迴路115-119將產生內部抖動，而內部抖動也造成整體的抖動。
在習知架構中，可調整鎖相迴路115-119之每一者的頻帶，以盡可能的降低整體抖動。鎖相迴路之頻帶通常指的
是其對於輸入頻率之響應，也可與其輸出頻率範圍有關或無關。鎖相迴路115-119每一者的頻帶在決定後，可根據一特定架構而調整以降低抖動。鎖相迴路115-119之頻帶越低，輸入抖動被抑制得越多，然而越低的頻帶則使得由鎖相迴路115-119之內部所產生的內部抖動更無法被抑制。
若縮小鎖相迴路115-119每一者的頻帶以最小化輸入抖動，則內部抖動通常會通過而無法被過濾，使得抖動問題依然存在。另一方面，如果增加鎖相迴路115-119之頻帶至相對高位準以最小化內部抖動，因高頻帶之鎖相迴路無法濾除輸入抖動，使得抖動問題依然存在。所以，鎖相迴路的設計者必須對頻帶妥協，並且無法同時降低兩種類型之抖動。在此情形下，時脈產生電路103必須承受大量的抖動，而抖動會降低積體電路103整體的效率以及效能。
第2圖係顯示根據本發明之一實施例所實現之具有時脈產生電路203之積體電路201簡化方塊圖，用以降低所有抖動包括輸入抖動以及內部抖動。積體電路201與積體電路101相似，因積體電路201一樣包括用以執行任何合適電子功能，如處理資訊或進行通訊等之電子電路，且類似的元件具有一致的參考編號。舉例來說，如第2圖所示，積體電路201也包括處理核心105、非核心電路107以及輸出/輸入電路107之微處理器晶片。特定的架構中也可包括其他額外的功能區塊，而處理核心105可視為多核心之微處理器並包括一或多微處理器核心。操作電壓VDD、參考電壓VSS以及時脈輸入信號BCLK也以同樣的方式提供。
內部接合墊111由內部接合墊211所取代，內部接合墊211接收時脈輸入信號BCLK且以與積體電路101相同的方式經由第一匹配延遲電路MDEL1 121傳送參考時脈信號RCLK，其中內部接合墊211也是一對齊位置。然而在此情況下，參考時脈信號RCLK係提供至低頻帶鎖相迴路PLL0 205。低頻帶鎖相迴路PLL0 205標示為「LO」，代表設定為相對低頻帶。低頻帶鎖相迴路PLL0 205可操作於時脈輸入信號BCLK及/或參考時脈信號RCLK之頻率範圍。根據本發明之一實施例，舉例來說，低頻帶鎖相迴路PLL0 205操作於100-400MHz之範圍，而不是GHz之範圍。儘管低頻帶鎖相迴路PLL0 205可如前面所述以乘數之方式實現，根據本發明之一實施例，低頻帶鎖相迴路PLL0 205係1：1之鎖相迴路，提供與參考時脈信號RCLK具相同頻率之輸出參考時脈信號RCK。
第一鎖相迴路PLL1 115、第二鎖相迴路PLL2 117以及第三鎖相迴路PLL3 119係由對應之第一高頻帶鎖相迴路PLL1 215、第二高頻帶鎖相迴路PLL2 217以及第三高頻帶鎖相迴路PLL3 219所取代，而高頻帶鎖相迴路215-219被設定為高頻帶鎖相迴路，並且標示為「HI」。高頻帶鎖相迴路215-219與鎖相迴路PLL1 115-119相似，除了在其對應的參考時脈輸入端(R)所接收的是輸出參考時脈信號RCK而不是接收參考時脈信號RCLK以外。根據本發明之一實施例，高頻帶鎖相迴路215-219之每一者操作於400MHz-3GHz之範圍，儘管也可操作於其他任何適當的頻率範圍。時脈分佈電路129係由時脈分佈電路229所取代，時脈分佈電路229一樣接收時脈信號
C1-C3，且以相同的方式經由第三匹配延遲電路MDEL3 143提供第一功能時脈信號CORE_CK以及經由第三匹配延遲電路MDEL3 145提供第二功能時脈信號IO_CK。並且，第三時脈信號C3用以提供第二功能時脈信號IO_CK並選擇第一時脈信號C1以及第二時脈信號C2之一者以提供至第一功能時脈信號CORE_CK。第一高頻帶鎖相迴路PLL1 215經由第二匹配延遲電路MDEL2 131以相同的方式提供第一時脈信號C1至時脈分佈電路229；第二高頻帶鎖相迴路PLL2 217以相同的方式經由第二匹配延遲電路MDEL2 133以相同的方式提供第二時脈信號C2至時脈分佈電路229；第三高頻帶鎖相迴路PLL3 219以相同的方式經由第二匹配延遲電路MDEL2135以相同的方式提供第二時脈信號C3至時脈分佈電路229。
在此情況下，對時脈產生電路203而言，輸出參考時脈信號RCK係經由第二匹配延遲電路MDEL2 207而提供具些微延遲之參考時脈信號RCK2至時脈產生電路229之另一個輸入端。第二匹配延遲電路MDEL2 207可被設定、調整或程式化，並以前述之類似方式使得輸出參考時脈信號RCK與些微延遲之參考時脈信號RCK2間的延遲，與高頻帶鎖相迴路215-219之每一者至時脈產生電路203之時脈路徑的延遲相匹配。
應注意的是，如圖所示，輸出參考時脈信號RCK係直接耦接至高頻帶鎖相迴路215-219之參考輸入端以及第二匹配延遲電路MDEL2 207。在此情況下，低頻帶鎖相迴路PLL0 205與高頻帶鎖相迴路215-219位於同一位置，其中承載輸出參考時脈信號RCK之傳導路徑較短並伴隨最小的延遲，並且承受
相同的溫度以及電壓。若高頻帶鎖相迴路215-219之間相互分離、或與低頻帶鎖相迴路PLL0 205分開一個適當的距離，則對應的時脈路徑應相互匹配(例如利用MDEL所示之電路等等)以最小化輸出參考時脈信號RCK之延遲差異。
時脈產生電路203係簡化為只透過單一回授路徑提供具些微延遲之參考時脈信號RCK2，並經過第三匹配延遲電路MDEL3 137所提供之單一回授時脈路徑傳送回授時脈信號FB。第三匹配延遲電路MDEL3 137可被設定、調整或程式化，並以前述之相同方式，以匹配第三匹配延遲電路MDEL3 143以及第三匹配延遲電路MDEL3 145之延遲。回授時脈信號FB提供至內部接合墊211之輸入端，並經由第一匹配延遲電路MDEL1 125傳送回授時脈信號FB至低頻帶鎖相迴路PLL0 205以作為單一回授信號F。第一匹配延遲電路MDEL1 121以及第一匹配延遲電路MDEL1 125可被設定、調整或進行程式化，並利用時脈樹合成等前述之類似方式，使內部接合墊211以及低頻帶鎖相迴路PLL0 205間之對應延遲相互匹配。單一回授信號F提供至低頻帶鎖相迴路PLL0 205之回授時脈輸入端。
在此情形下，可省略高頻帶鎖相迴路215-219之每一者中，用以提供對應回授時脈信號FB1-FB3的回授路徑，取而代之的是提供單一回授信號F至低頻帶鎖相迴路PLL0 205的單一回授路徑，而單一回授信號F上所產生的輸入抖動也能夠有效地由低頻帶鎖相迴路PLL0 205所濾除。此外，因參考時脈信號RCLK上之任何輸入抖動可被有效地由低頻帶鎖相迴路PLL0 205所濾除，使得輸出參考時脈信號RCK係經過濾波之信
號，故能有效降低輸入抖動。低頻帶鎖相迴路PLL0 205之頻帶可被選擇、設定、調整或以任何方式進行程式化，以降低或消除輸入抖動。
高頻帶鎖相迴路215-219之頻帶可被選擇、設定、調整或以任何方式進行程式化，以降低或消除由鎖相迴路內部產生之內部抖動。在此情形下，兩種類型之抖動都可藉由低頻帶鎖相迴路以及高頻帶鎖相迴路之結合而有效地降低或消除。換句話說，設計者可調整低頻帶鎖相迴路PLL0 205、高頻帶鎖相迴路215-219之頻帶，因而不需要在兩種類型之抖動間做妥協的情況下來降低整體抖動。
此外，高頻帶鎖相迴路215-219之每一者的回授路徑，係介於對應的輸出端以及回授輸入端間之直接連接。如圖所示，第一回授路徑216係介於第一高頻帶鎖相迴路PLL1 215之輸出端以及其回授時脈輸入端之間；第二回授路徑218係介於第二高頻帶鎖相迴路PLL2 217之輸出端以及其回授時脈輸入端之間；第三回授路徑220係介於第三高頻帶鎖相迴路PLL3 219之輸出端以及其回授時脈輸入端之間。因此，在高頻帶鎖相迴路215-219之回授輸入時脈信號F1-F3中的抖動被消除了。在此情形下，高頻帶鎖相迴路215-219之回授路徑並不需要跨過整個晶片，而是經由本質上無抖動的導線直接或就地或是從本地(locally)拉回至其對應之輸入端。
每個回授路徑216-220之直接或就地連接，係代表每一連接穿越相對較短的距離，且沒有遭遇任何巨大的供應電壓變動或溫度梯度。通常而言，這些本地路徑並未遭受抖動源
的影響，且有效地與抖動源隔絕。並且，在一實施例中，回授路徑上沒有任何延遲元件且取而代之的是導線連結其中，使得任何抖動源皆被消除。儘管延遲元件可視需要使用於某些情況以消除任何延遲差異，但所有這類元件相對於對應高頻帶鎖相迴路皆為本地的，因而承受相同的電壓以及溫度變化。因此，在上述任何一種情況下，任何造成回授路徑上抖動的干擾均被有效地排除。
總之，低頻帶鎖相迴路PLL0 205用以濾除輸入抖動，而高頻帶鎖相迴路215-219之每一者用以濾除由鎖相迴路內部所產生之內部抖動。所以，使用者可設定、程式、或調整低頻帶鎖相迴路PLL0 205之頻帶以降低或排出輸入抖動，也可設定、程式化或調整高頻帶鎖相迴路215-219之頻帶以降低或排除內部抖動。
就一般而言，低頻帶鎖相迴路之頻帶小於一或多高頻帶鎖相迴路之頻帶。根據本發明之一實施例，舉例來說，低頻帶鎖相迴路PLL0 205之頻帶約為1MHz，而高頻帶鎖相迴路215-219之頻帶設定約為5MHz。也就是，低頻帶鎖相迴路以及高頻帶鎖相迴路間之相對頻率比例並沒有限制，使用者得以具有足夠的彈性來調整鎖相迴路的頻帶，以最小化時脈系統之整體抖動，包括輸入抖動以及內部抖動。
第3圖係顯示根據本發明之另一實施例所實現之降低所有抖動之時脈系統300簡化方塊圖。時脈輸入信號BCLK以及回授時脈信號FB係經由對齊位置301而分別提供至低頻帶鎖相迴路PLL0 303之參考輸入端以及回授輸入端。在此狀況
下，對齊位置301與低頻帶鎖相迴路PLL0 303之參考輸入端以及回授輸入端夠接近，使得對齊位置301與低頻帶鎖相迴路PLL0 303間之延遲可忽略。
低頻帶鎖相迴路PLL0 303輸出經濾波之時脈信號FCLK，而此濾波脈信號FCLK被提供至高頻帶鎖相迴路PLL1 305之參考輸入端。在此情況下，僅顯示之任一高頻帶鎖相迴路，即高頻帶鎖相迴路PLL1 305，其具有一輸出端以提供功能時脈信號CLK。高頻帶鎖相迴路PLL1 305具有耦接於其輸出端以及回授輸入端間之本地回授路徑313，因而處於可忽略之抖動源、或以其他方式處於與高頻帶鎖相迴路PLL1 305之相同條件下。如圖所示，高頻帶鎖相迴路PLL1 305之回授輸入端具有可程式頻率除法器306，其將功能時脈信號CLK之頻率，相對於濾波時脈信號FCLK之頻率乘上一係數M。低頻帶鎖相迴路PLL0 303之頻帶夠低，足以濾除輸入抖動，而高頻帶鎖相迴路PLL1 305之頻帶亦夠高，足以濾除內部抖動。
功能時脈信號CLK經由時脈傳送路徑307傳送至功能電路309。如先前所述，功能電路309可與高頻帶鎖相迴路PLL1 305分開，這可能使得時脈傳送路徑307將功能時脈信號CLK暴露於抖動源中。時脈傳送路徑307可包括任何數目之緩衝器等等，且中間傳導路徑包括寄生效應或類似效應等等，因而使時脈傳送路徑307遭受溫度梯度及/或電壓變化，而產生巨大的抖動。因此，時脈傳送路徑307包括延遲，使得功能時脈信號CLK抵達功能電路309時，成為延遲功能時脈信號DCLK。
為了在對齊位置301對齊相位及/或頻率，介於低頻
帶鎖相迴路PLL0 303之輸出端以及對齊位置301(或低頻帶鎖相迴路PLL0 303之回授輸入端)間之回授路徑，被設定為具有匹配延遲路徑MDEL 311，而匹配延遲路徑MDEL 311可設定、調整或以其他方式進行程式化而匹配於時脈傳送路徑307。低頻帶鎖相迴路PLL0 303之頻帶可被設定或選擇以降低或最小化輸入抖動，而設定或調整高頻帶鎖相迴路PLL1 305之頻帶可以降低或最小化內部抖動。在此方式下可達成相位及/或頻率之對齊，且整體的抖動可被降低或達到最小。
第4圖係顯示根據本發明之另一實施例所述之第3圖之時脈系統300簡化方塊圖，其中對齊位置301係與低頻帶鎖相迴路PLL0 303分開。在此情況下，匹配延遲路徑MDEL 401以及匹配延遲路徑MDEL 403，以先前針對積體電路201之第一匹配延遲電路MDEL1 121以及第一匹配延遲電路MDEL1 125所述之類似方式，沿著傳送時脈輸入信號BCLK以及回授時脈信號FB之時脈路徑安插其中。
第5圖係顯示根據本發明包括整數N個高頻帶鎖相迴路533(係顯示為PLL1、PLL2、…、PLLN)之另一實施例所述之第3圖之時脈系統300簡化方塊圖。每個高頻帶鎖相迴路包含一個從其輸出端連接至回授輸入端的本地“低抖動”回授路徑。假設高頻帶鎖相迴路533皆與低頻帶鎖相迴路PLL0 303分開，因此經濾波時脈信號FCLK將經由對應的第一匹配延遲電路MDEL1 501而傳送。高頻帶鎖相迴路503經由對應之N個時脈分佈路徑505(係顯示為CDP1,CDP2,…,CDPN)，提供對應N個功能時脈信號CLK1,CLK2,…,CLKN至對應之N個
功能電路507(係顯示為FC1,FC1,…,FCN)，而產生提供至功能電路507之對應的延遲時脈信號DCLK1,DCLK2,…DCLKN。如前所述，時脈分佈路徑505係相互匹配，且第一匹配延遲電路MDEL1 311可被設定、調整或以及他方式進行程式化以匹配每一時脈分佈路徑505。
應注意的是，每一高頻帶鎖相迴路PLL1、PLL2、…、PLLN可為相同的。另一方面，高頻帶鎖相迴路之頻帶可根據匹配延遲電路505以及鎖相迴路共同的回授路徑上透過量測或經驗判定的抖動值做調整。
儘管本發明僅參照某些較佳之形式詳加描述，但其他形式以及變化亦可想而知。舉例來說，在此所述之電路可以任何適當的方式實現，包括邏輯元件或電路等等。任何數目之功能的電路可以軟體或任體的方式實現於積體電路。該領域具有通常知識者能夠瞭解，這樣的等同構造並不背離本揭露的精神和範圍，且本揭露的改變不脫離本揭露的精神和範圍。
105‧‧‧處理核心
107‧‧‧非核心電路
109‧‧‧輸出/輸入電路
201‧‧‧積體電路
203‧‧‧時脈產生電路
211‧‧‧內部接合墊
113‧‧‧頻率除法器
121、125‧‧‧第一匹配延遲電路(MDEL1)
229‧‧‧時脈分布電路
131、133、135、207‧‧‧第二匹配延遲電路(MDEL2)
137、143、145‧‧‧第三匹配延遲電路(MDEL3)
205‧‧‧低頻帶鎖相迴路(PLL0)
215‧‧‧第一高頻帶鎖相迴路(PLL1)
217‧‧‧第二高頻帶鎖相迴路(PLL2)
219‧‧‧第三高頻帶鎖相迴路(PLL3)
CORE_CK‧‧‧第一功能時脈信號
IO_CK‧‧‧第二功能時脈信號
RCLK‧‧‧參考時脈信號
F‧‧‧單一回授信號
FB‧‧‧回授時脈信號
RCK‧‧‧輸出參考時脈信號
RCK2‧‧‧些微延遲之參考時脈信號
BCLK‧‧‧時脈輸入信號
VDD‧‧‧操作電壓
VSS‧‧‧參考電壓
216‧‧‧第一回授路徑
218‧‧‧第二回授路徑
220‧‧‧第三回授路徑
C1‧‧‧第一時脈信號
C2‧‧‧第二時脈信號
C3‧‧‧第三時脈信號
Claims (24)
- 一種時脈系統，用以經由一對齊位置接收一參考時脈信號，並且產生一功能時脈信號，其中上述功能時脈信號經由一時脈路徑提供至一功能電路，該時脈系統包括：一低頻帶鎖相迴路，具有接收上述參考時脈信號之參考輸入端、接收一回授時脈信號之回授輸入端、以及提供一濾波時脈信號之輸出端；一高頻帶鎖相迴路，具有接收上述濾波時脈信號之參考輸入端、提供上述功能時脈信號之輸出端、以及經由一本地回授路徑耦接至上述高頻帶鎖相迴路之上述輸出端之回授輸入端；以及一延遲路徑，耦接於上述低頻帶鎖相迴路之上述輸出端以及上述對齊位置之間，用以提供上述回授時脈信號至上述低頻帶鎖相迴路，其中上述延遲路徑用來產生一延遲而與承載上述功能時脈信號之上述時脈路徑相匹配。
- 如申請專利範圍第1項所述之時脈系統，其中上述低頻帶鎖相迴路之頻帶之選擇係用以降低輸入抖動，其中上述高頻帶鎖相迴路之頻帶之選擇係用以降低內部抖動。
- 如申請專利範圍第1項所述之時脈系統，其中上述低頻帶鎖相迴路所產生之上述濾波時脈信號之頻率大約與上述參考時脈信號之頻率相同，上述高頻帶鎖相迴路所產生之上述功能時脈信號之頻率係大於上述濾波時脈信號之頻率。
- 如申請專利範圍第1項所述之時脈系統，其中上述本地回授路徑與上述高頻帶鎖相迴路承受大致相同的電壓以及大致 相同的溫度。
- 如申請專利範圍第1項所述之時脈系統，其中上述延遲路徑係與上述時脈路徑具有大致上相同的時序延遲以及電氣特性。
- 如申請專利範圍第1項所述之時脈系統，其中上述延遲路徑與上述時脈路徑係具有相同數目之緩衝器。
- 如申請專利範圍第1項所述之時脈系統，更包括：一內部接合墊，作為上述對齊位置；一參考時脈路徑，耦接於上述內部接合墊以及上述低頻帶鎖相迴路之上述參考輸入端，用以承載上述參考時脈信號；一回授時脈路徑，耦接於上述內部接合墊以及上述低頻帶鎖相迴路之上述回授輸入端，用以承載上述回授時脈信號；以及其中上述參考時脈路徑以及上述回授時脈路徑大致上相互匹配。
- 如申請專利範圍第1項所述之時脈系統，其中上述功能時脈信號包括經由複數時脈路徑而提供至複數功能電路之複數功能時脈信號，其中上述高頻帶鎖相迴路包括複數高頻帶鎖相迴路，且上述高頻帶鎖相迴路每一者皆具有接收上述濾波時脈信號之參考輸入端、提供對應上述功能時脈信號之一者之輸出端、以及經由對應複數本地回授路徑之一者而耦接至對應之輸出端。
- 如申請專利範圍第1項所述之時脈系統，其中上述時脈路徑之每一者大致上相互匹配，且與上述延遲路徑匹配。
- 如申請專利範圍第1項所述之時脈系統，更包括：一時脈分布電路；其中上述高頻帶鎖相迴路包括複數高頻帶鎖相迴路，上述高頻帶鎖相迴路之每一者具有接收上述濾波時脈信號之參考輸入端、提供對應的複數可選之時脈信號之一者至上述時脈分布電路之輸出端以及經由對應的複數本地回授路徑之一者耦接至對應的輸出端之回授輸入端；以及其中上述時脈分布電路選擇上述可選之時脈信號之一者作為上述功能時脈信號。
- 如申請專利範圍第10項所述之時脈系統，其中上述可選之時脈信號之每一者以及上述濾波時脈信號係沿著對應之複數匹配時脈路徑之一者而傳送，上述複數匹配時脈路徑係介於上述低頻帶鎖相迴路、上述高頻帶鎖相迴路以及上述時脈分布電路之間。
- 一種時脈積體電路，包括：至少一功能電路；一內部接合墊，接收以及傳遞一外部參考時脈信號以及一回授時脈信號；一低頻帶鎖相迴路，具有接收上述參考時脈信號之參考輸入端、接收上述回授時脈信號之回授輸入端以及提供一濾波時脈信號之輸出端；至少一高頻帶鎖相迴路，上述高頻帶鎖相迴路之每一者具有接收上述濾波時脈信號之回授輸入端、提供對應至少一之功能時脈信號之一者之輸出端以及經由一本地回授路徑 耦接至輸出端之回授輸入端；至少一時脈分布路徑，上述時脈分布路徑之每一者傳送對應的上述至少一之功能時脈信號之一者至對應的上述至少一功能電路；以及一回授時脈路徑，耦接於上述低頻帶鎖相迴路之輸出端以及提供上述回授時脈信號之上述內部接合墊之間，其中上述回授時脈路徑與上述至少一時脈分布路徑相互匹配。
- 如申請專利範圍第12項所述之時脈積體電路，更包括一對匹配時脈路徑，分別用以從上述內部接合墊，傳送上述參考時脈信號以及上述回授時脈信號至上述低頻帶鎖相迴路之上述參考輸入端以及上述回授輸入端。
- 如申請專利範圍第12項所述之時脈積體電路，其中上述至少一高頻帶鎖相迴路包括複數高頻帶鎖相迴路，其中上述濾波時脈信號係沿著複數匹配時脈路徑之每一者，傳送至對應的上述高頻帶鎖相迴路之參考輸入端。
- 如申請專利範圍第12項所述之時脈積體電路，其中上述至少一高頻帶鎖相迴路包括複數高頻帶鎖相迴路，上述高頻帶鎖相迴路之每一者提供對應的複數功能時脈信號之一者，其中上述至少一時脈分布路徑包括複數匹配時脈分布路徑，其中上述功能時脈信號之每一者係沿著對應的上述匹配時脈分布路徑之一者而傳送。
- 如申請專利範圍第12項所述之時脈積體電路，更包括：上述至少一高頻帶鎖相迴路包括複數高頻帶鎖相迴路，上述高頻帶鎖相迴路之每一者提供對應的複數功能時脈信號 之一者；一時脈分布電路；以及複數匹配時脈路徑，自上述高頻帶鎖相迴路傳送上述功能時脈信號至上述時脈分布電路，並且自上述低頻帶鎖相迴路傳送上述回授時脈信號至上述時脈分布電路。
- 如申請專利範圍第16項所述之時脈積體電路，其中上述時脈分布電路包括自上述功能時脈信號選擇一選定功能信號而沿著上述至少一時脈分布路徑而傳送至上述至少一功能電路之選擇邏輯，其中上述回授時脈路徑係耦接於上述時脈分布電路以及上述內部接合墊之間。
- 如申請專利範圍第12項所述之時脈積體電路，其中上述至少一高頻帶鎖相迴路之每一者之頻帶係用以降低內部抖動，其中上述低頻帶鎖相迴路之頻帶係用以降低內部抖動。
- 如申請專利範圍第12項所述之時脈積體電路，其中上述至少一高頻帶鎖相迴路之每一者之上述本地回授路徑係與上述積體電路之抖動產生源相隔離。
- 如申請專利範圍第12項所述之時脈積體電路，其中上述至少一功能電路之每一者包括一微處理核心，其中上述至少一功能時脈信號包括至少一核心時脈信號。
- 一種時脈產生方法，用以降低一時脈系統之一時脈信號之抖動，包括：利用產生一濾波時脈信號之低頻帶鎖相迴路，濾波來自一對齊位置之一參考時脈信號以及一回授時脈信號；傳送上述濾波時脈信號至一高頻帶鎖相迴路之回授輸入 端，上述高頻帶鎖相迴路之輸出端提供一功能時脈信號；沿著一時脈分布路徑，傳送上述功能時脈信號至一功能區塊；從上述低頻帶鎖相迴路至上述對齊位置，提供與上述時脈分布路徑相匹配之一回授路徑；以及經由上述回授路徑，傳送上述濾波時脈信號而提供上述回授時脈信號至低頻帶鎖相迴路。
- 如申請專利範圍第21項所述之時脈產生方法，更包括傳送上述回授時脈信號，而上述回授時脈信號係經由複數匹配路徑由上述對齊位置傳送至上述低頻帶鎖相迴路。
- 如申請專利範圍第21項所述之時脈產生方法，更包括：設定上述低頻帶鎖相迴路之頻帶以降低輸入抖動；以及設定上述高頻帶鎖相迴路之頻帶以降低內部抖動。
- 如申請專利範圍第21項所述之時脈產生方法，其中上述耦接上述高頻帶鎖相迴路之輸出端以及回授輸入端在一起之步驟中，包括上述本地路徑與上述高頻帶鎖相迴路係具有相同的溫度梯度以及電壓。
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