JP3120602B2 - ディジタル受信機 - Google Patents
ディジタル受信機Info
- Publication number
- JP3120602B2 JP3120602B2 JP04297521A JP29752192A JP3120602B2 JP 3120602 B2 JP3120602 B2 JP 3120602B2 JP 04297521 A JP04297521 A JP 04297521A JP 29752192 A JP29752192 A JP 29752192A JP 3120602 B2 JP3120602 B2 JP 3120602B2
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- JP
- Japan
- Prior art keywords
- frequency
- output
- clock
- frequency divider
- control input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Circuits Of Receivers In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明は移動体用のディジタル送
受信装置に用いて好適なディジタル受信機に関する。
受信装置に用いて好適なディジタル受信機に関する。
【０００２】
【従来の技術】移動体における電波伝搬は回折，反射等
により多くの伝搬経路が存在し、時々刻々と変化する。
受信機では複数の経路を経た電波のうち最も、強い電波
を受信することになるが、その電波がどういった経路に
より伝搬してきたかによって送受信間のデータ伝搬時間
に差が生じる。受信機では、このデータ伝搬時間の差を
検出し、システムクロック発生器にフィードバックして
システムクロックの周波数を一時的に変化させ、データ
伝搬時間の差を吸収しているが、従来のシステムクロッ
ク発生器ではフィードバックデータをもとに、これをア
ナログ量に変換し、直接ＰＬＬ内部のＶＣＯを制御して
いた。
により多くの伝搬経路が存在し、時々刻々と変化する。
受信機では複数の経路を経た電波のうち最も、強い電波
を受信することになるが、その電波がどういった経路に
より伝搬してきたかによって送受信間のデータ伝搬時間
に差が生じる。受信機では、このデータ伝搬時間の差を
検出し、システムクロック発生器にフィードバックして
システムクロックの周波数を一時的に変化させ、データ
伝搬時間の差を吸収しているが、従来のシステムクロッ
ク発生器ではフィードバックデータをもとに、これをア
ナログ量に変換し、直接ＰＬＬ内部のＶＣＯを制御して
いた。
【０００３】図３は従来のシステムクロック発生器の系
統図である。進み遅れの制御信号が入力されると、進み
遅れ制御電圧発生回路４にてある一定期間、適当な値の
電圧が出力されている。進み遅れ制御電圧発生回路４の
出力は電圧加算器５を経由して直接ＶＣＯ６に入力され
ており、ある一定期間システムクロックの周波数を変化
させることができる。尚、３はＰＬＬ回路であり、電圧
加算器５，ＶＣＯ６の他に位相比較器（ＰＤ）７，ロー
パスフィルター（ＬＰＦ）８が含まれている。
統図である。進み遅れの制御信号が入力されると、進み
遅れ制御電圧発生回路４にてある一定期間、適当な値の
電圧が出力されている。進み遅れ制御電圧発生回路４の
出力は電圧加算器５を経由して直接ＶＣＯ６に入力され
ており、ある一定期間システムクロックの周波数を変化
させることができる。尚、３はＰＬＬ回路であり、電圧
加算器５，ＶＣＯ６の他に位相比較器（ＰＤ）７，ロー
パスフィルター（ＬＰＦ）８が含まれている。
【０００４】
【発明が解決しようとする課題】この従来のシステムク
ロック発生器では、アナログ量を扱っているため、アナ
ログ演算器のオフセット調整時の調整が必要となり、受
信機を小型化，量産化する上で障害となっていた。
ロック発生器では、アナログ量を扱っているため、アナ
ログ演算器のオフセット調整時の調整が必要となり、受
信機を小型化，量産化する上で障害となっていた。
【０００５】
【課題を解決するための手段】本技術のシステムクロッ
ク発生器は、入力クロックを分周してＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の基準としＰＬＬ内
部に入力の分周比と同じ分周器を挿入することによって
入力クロックと同じ周波数でＶＣＯを発振させ出力クロ
ックとして取り出す系において、入力の分周器を可変分
周器とし、可変分周器の分周比を外部制御信号によって
一時的に変化させるための分周比制御回路を備えてい
る。
ク発生器は、入力クロックを分周してＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の基準としＰＬＬ内
部に入力の分周比と同じ分周器を挿入することによって
入力クロックと同じ周波数でＶＣＯを発振させ出力クロ
ックとして取り出す系において、入力の分周器を可変分
周器とし、可変分周器の分周比を外部制御信号によって
一時的に変化させるための分周比制御回路を備えてい
る。
【０００６】
【実施例】本発明について図面を参照して説明する。図
１は本発明の一実施例の系統図である。入力クロックの
周波数をｆｉｎとし、出力クロックの周波数をｆｏｕｔ
とする。さらに、可変分周器２の通常の分周比をｎN 、
進み制御時に分周比をｎA、遅れ制御時の分周比をｎR
とすると、ＰＬＬ回路３内部の分周器９の分周比はｎN
となっており、通常時にはｆｏｕｔ＝ｆｉｎとなる。ま
た、分周比の関係は次式のようになっている。
１は本発明の一実施例の系統図である。入力クロックの
周波数をｆｉｎとし、出力クロックの周波数をｆｏｕｔ
とする。さらに、可変分周器２の通常の分周比をｎN 、
進み制御時に分周比をｎA、遅れ制御時の分周比をｎR
とすると、ＰＬＬ回路３内部の分周器９の分周比はｎN
となっており、通常時にはｆｏｕｔ＝ｆｉｎとなる。ま
た、分周比の関係は次式のようになっている。
【０００７】ｎA ＜ｎN ＜ｎR …（１） 分周比制御回路１は、進み制御信号または遅れ制御信号
を受けとるとある期間ｔだけ可変分周器２の分周比を変
える。たとえば、進み制御信号が入力されると、ＰＬＬ
の基準クロックはｆｉｎ／ｎA となり、通常時のｆｉｎ
／ｎN より高い周波数となる。このため、出力クロック
の周波数も高くなり、出力クロックの周波数はｎN ／ｎ
A 倍となるが、制御期間ｔが過ぎると通常時の周波数に
戻る。出力クロックの周波数の変化のし方はＰＬＬの動
作速度のよって決まるが、このＰＬＬの動作速度と分周
比及び制御期間を適当に選ぶことによって、必要な量だ
け一定期間内に発生するシステムクロックの数を増やし
たり減らしたりすることができる。
を受けとるとある期間ｔだけ可変分周器２の分周比を変
える。たとえば、進み制御信号が入力されると、ＰＬＬ
の基準クロックはｆｉｎ／ｎA となり、通常時のｆｉｎ
／ｎN より高い周波数となる。このため、出力クロック
の周波数も高くなり、出力クロックの周波数はｎN ／ｎ
A 倍となるが、制御期間ｔが過ぎると通常時の周波数に
戻る。出力クロックの周波数の変化のし方はＰＬＬの動
作速度のよって決まるが、このＰＬＬの動作速度と分周
比及び制御期間を適当に選ぶことによって、必要な量だ
け一定期間内に発生するシステムクロックの数を増やし
たり減らしたりすることができる。
【０００８】図２は、本発明の第２の実施例である。シ
ステムクロックの発生器自体にクロックの周波数を一時
的に変化させる機能を持たせたものである。
ステムクロックの発生器自体にクロックの周波数を一時
的に変化させる機能を持たせたものである。
【０００９】
【発明の効果】以上説明したように、本発明ではシステ
ムクロックの周波数を一時的に変化させるためにアナロ
グ量を用いていないために調整が不要となりまた集積化
が可能となるため、小型化量産化が可能となるという効
果を有する。
ムクロックの周波数を一時的に変化させるためにアナロ
グ量を用いていないために調整が不要となりまた集積化
が可能となるため、小型化量産化が可能となるという効
果を有する。
【図１】本発明の一実施例の系統図。
【図２】本発明の第二の実施例の系統図。
【図３】従来の一実施例の系統図。
１ 分周比制御回路 ２ 可変分周器 ３ ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
回路 ４ 進み遅れ制御電圧発生回路 ５ 電圧加算器 ６ 電圧制御発振器 ７ 位相比較器 ８ ローパスフィルター ９ 分周器
回路 ４ 進み遅れ制御電圧発生回路 ５ 電圧加算器 ６ 電圧制御発振器 ７ 位相比較器 ８ ローパスフィルター ９ 分周器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/23 H04B 1/16 H04L 7/00 - 7/10
Claims (1)
- 【請求項１】 移動体用のディジタル送受信装置にもち
いるディジタル受信機において、 基準クロックを入力する可変分周器と、前記可変分周器
の出力である分周基準クロックの位相に同期し、この分
周基準クロックと同じまたは整数倍の周波数をもつ出力
クロックを発生するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路と、進み制御入力あるいは遅れ制御入
力に応じてある期間だけ前記可変分周器の分周比を変え
る分周比制御回路とを備え、進み制御入力あるいは遅れ
制御入力に応じて前記ある期間だけ出力クロックの周波
数を高くあるいは低くするシステムクロック発生器を有
し、複数の受信波の伝搬経路の違いによるデータ伝搬時
間の差の検出結果に応じて前記システムクロック発生器
を進みあるいは遅れ制御して出力周波数を一時的に変化
させ、前記データ伝搬時間の差を吸収するよう構成した
ことを特徴とするディジタル受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04297521A JP3120602B2 (ja) | 1992-11-09 | 1992-11-09 | ディジタル受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04297521A JP3120602B2 (ja) | 1992-11-09 | 1992-11-09 | ディジタル受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152392A JPH06152392A (ja) | 1994-05-31 |
| JP3120602B2 true JP3120602B2 (ja) | 2000-12-25 |
Family
ID=17847603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04297521A Expired - Fee Related JP3120602B2 (ja) | 1992-11-09 | 1992-11-09 | ディジタル受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120602B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10336027A (ja) * | 1997-05-30 | 1998-12-18 | Nec Ic Microcomput Syst Ltd | クロック発生器 |
-
1992
- 1992-11-09 JP JP04297521A patent/JP3120602B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152392A (ja) | 1994-05-31 |
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Legal Events
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