JPH0630297A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0630297A JPH0630297A JP17965892A JP17965892A JPH0630297A JP H0630297 A JPH0630297 A JP H0630297A JP 17965892 A JP17965892 A JP 17965892A JP 17965892 A JP17965892 A JP 17965892A JP H0630297 A JPH0630297 A JP H0630297A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- phase
- frequency
- synchronizing signal
- Prior art date
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- Pending
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- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 映像信号入力の水平同期信号の立ち上がりを
検出して位相同期させるようにし、映像信号入力から抽
出した垂直同期信号で分周カウンタをリセットさせるこ
とにより、位相同期回路を安定させることを目的とす
る。 【構成】 映像信号入力の水平同期信号の立ち上がりを
検出して同期信号を出力する同期信号補正回路３と、電
圧制御発振器６からの出力を水平同期周波数まで分周し
て比較信号を出力する分周カウンタ７と、同比較信号と
前記同期信号との位相を比較して出力する位相比較回路
４とからなり、位相比較回路４からの位相比較出力に基
づいて電圧制御発振器６の発振周波数を制御するように
し、リセットパルス発生回路８を設けて、映像信号入力
から抽出した垂直同期信号に同期したリセットパルスを
発生させて分周カウンタ７に入力して、垂直帰線消去期
間内で同分周カウンタ７をリセットできるように構成し
たものである。
検出して位相同期させるようにし、映像信号入力から抽
出した垂直同期信号で分周カウンタをリセットさせるこ
とにより、位相同期回路を安定させることを目的とす
る。 【構成】 映像信号入力の水平同期信号の立ち上がりを
検出して同期信号を出力する同期信号補正回路３と、電
圧制御発振器６からの出力を水平同期周波数まで分周し
て比較信号を出力する分周カウンタ７と、同比較信号と
前記同期信号との位相を比較して出力する位相比較回路
４とからなり、位相比較回路４からの位相比較出力に基
づいて電圧制御発振器６の発振周波数を制御するように
し、リセットパルス発生回路８を設けて、映像信号入力
から抽出した垂直同期信号に同期したリセットパルスを
発生させて分周カウンタ７に入力して、垂直帰線消去期
間内で同分周カウンタ７をリセットできるように構成し
たものである。
Description
【０００１】
【産業上の利用分野】本発明は、映像信号をディジタル
信号処理する場合に用いるクロックパルスを発生させる
位相同期回路に関する。
信号処理する場合に用いるクロックパルスを発生させる
位相同期回路に関する。
【０００２】
【従来の技術】映像信号をディジタル信号処理する場合
には、入力映像信号に同期したクロックパルスが必要と
なるため、ラインロック方式位相同期回路が用いられる
が、この方式は、入力される水平同期信号の精度が位相
同期回路の安定性を左右する。従来のラインロック方式
位相同期回路においては、図３に示すように、同期分離
回路２で入力映像信号から水平同期信号を分離して位相
比較回路４に入力し、同位相比較回路４で電圧制御発振
器６からの出力を水平同期周波数まで分周したパルスと
前記水平同期信号との位相を比較して、位相比較出力に
基づいて電圧制御発振器６の発振周波数を制御するよう
にしていた。ところが、ＶＴＲ等による再生映像信号で
は、再生装置側の回路特性により図２のＡ信号に示すよ
うに、水平同期信号の立ち下がり部の波形が歪んでいる
ものがあり、このような水平同期信号に対して、同期分
離回路２では、入力信号を所定のスライスレベルでカッ
トして同期信号を分離するようにしているため、図２の
Ｂ信号に示すように、水平同期期間の１Ｈに対して、短
い期間Ｇの部分や、長い期間Ｉの部分のある不正確な水
平同期信号となるため、位相同期回路が安定しないとい
った問題点があった。
には、入力映像信号に同期したクロックパルスが必要と
なるため、ラインロック方式位相同期回路が用いられる
が、この方式は、入力される水平同期信号の精度が位相
同期回路の安定性を左右する。従来のラインロック方式
位相同期回路においては、図３に示すように、同期分離
回路２で入力映像信号から水平同期信号を分離して位相
比較回路４に入力し、同位相比較回路４で電圧制御発振
器６からの出力を水平同期周波数まで分周したパルスと
前記水平同期信号との位相を比較して、位相比較出力に
基づいて電圧制御発振器６の発振周波数を制御するよう
にしていた。ところが、ＶＴＲ等による再生映像信号で
は、再生装置側の回路特性により図２のＡ信号に示すよ
うに、水平同期信号の立ち下がり部の波形が歪んでいる
ものがあり、このような水平同期信号に対して、同期分
離回路２では、入力信号を所定のスライスレベルでカッ
トして同期信号を分離するようにしているため、図２の
Ｂ信号に示すように、水平同期期間の１Ｈに対して、短
い期間Ｇの部分や、長い期間Ｉの部分のある不正確な水
平同期信号となるため、位相同期回路が安定しないとい
った問題点があった。
【０００３】
【発明が解決しようとする課題】本発明は、水平同期信
号の立ち上がりを検出して位相同期させるようにし、映
像信号の垂直同期信号で分周カウンタをリセットさせる
ことにより、安定した位相同期回路を提供することを目
的とする。
号の立ち上がりを検出して位相同期させるようにし、映
像信号の垂直同期信号で分周カウンタをリセットさせる
ことにより、安定した位相同期回路を提供することを目
的とする。
【０００４】
【課題を解決するための手段】図１は、本発明の一実施
例を示す、位相同期回路の電気回路ブロック図であり、
同図に示すように、映像信号入力から分離した水平同期
信号の立ち上がりを検出して同期信号を出力する同期信
号補正回路３と、電圧制御発振器６からの出力を水平同
期周波数まで分周して比較信号を出力する分周カウンタ
７と、同比較信号と前記同期信号との位相を比較して出
力する位相比較回路４とからなり、位相比較回路４から
の位相比較出力に基づいて電圧制御発振器６の発振周波
数を制御するようにし、また、リセットパルス発生回路
８を設けて、前記映像信号入力から抽出した垂直同期信
号に同期したリセットパルスを発生させて、同リセット
パルスを前記分周カウンタ７に入力して、垂直帰線消去
期間内で同分周カウンタ７をリセットできるようにした
ものである。
例を示す、位相同期回路の電気回路ブロック図であり、
同図に示すように、映像信号入力から分離した水平同期
信号の立ち上がりを検出して同期信号を出力する同期信
号補正回路３と、電圧制御発振器６からの出力を水平同
期周波数まで分周して比較信号を出力する分周カウンタ
７と、同比較信号と前記同期信号との位相を比較して出
力する位相比較回路４とからなり、位相比較回路４から
の位相比較出力に基づいて電圧制御発振器６の発振周波
数を制御するようにし、また、リセットパルス発生回路
８を設けて、前記映像信号入力から抽出した垂直同期信
号に同期したリセットパルスを発生させて、同リセット
パルスを前記分周カウンタ７に入力して、垂直帰線消去
期間内で同分周カウンタ７をリセットできるようにした
ものである。
【０００５】
【作用】本発明は上記した構成により、位相比較回路４
で映像信号入力から分離した水平同期信号の立ち上がり
に同期した同期信号と、分周カウンタ７からの比較信号
とを比較するようにしているため、水平同期信号の立ち
下がりの波形が歪んでいても、水平同期信号に同期した
クロックパルス信号を発生させることができる。また、
水平同期信号の立ち上がりを検出するようにしているた
め、垂直帰線消去期間内では、垂直同期信号及び等価パ
ルスの影響により位相同期回路は不安定となるが、リセ
ットパルス発生回路８で映像信号入力から抽出した垂直
同期信号に同期したリセットパルスを発生させて、同リ
セットパルスを前記分周カウンタ７に入力して、垂直帰
線消去期間内で同分周カウンタ７をリセットできるよう
にしているため、垂直帰線消去期間を過ぎたところで
は、位相同期回路を安定させることができる。
で映像信号入力から分離した水平同期信号の立ち上がり
に同期した同期信号と、分周カウンタ７からの比較信号
とを比較するようにしているため、水平同期信号の立ち
下がりの波形が歪んでいても、水平同期信号に同期した
クロックパルス信号を発生させることができる。また、
水平同期信号の立ち上がりを検出するようにしているた
め、垂直帰線消去期間内では、垂直同期信号及び等価パ
ルスの影響により位相同期回路は不安定となるが、リセ
ットパルス発生回路８で映像信号入力から抽出した垂直
同期信号に同期したリセットパルスを発生させて、同リ
セットパルスを前記分周カウンタ７に入力して、垂直帰
線消去期間内で同分周カウンタ７をリセットできるよう
にしているため、垂直帰線消去期間を過ぎたところで
は、位相同期回路を安定させることができる。
【０００６】
【実施例】図１は、本発明の一実施例を示す、位相同期
回路の電気回路ブロック図であり、図中、図３で示した
ものと同一のものは同一の記号で示している。２は同期
分離回路であり、入力端子１を介して映像信号が入力さ
れており、同期分離回路２では、一定のスライスレベル
で入力信号をカットして水平同期信号を分離し、積分回
路を使用して垂直同期信号を抽出し、水平同期信号は同
期信号補正回路３に入力し、垂直同期信号はリセットパ
ルス発生回路８に入力している。同期信号補正回路３で
は、例えばワンショットマルチバイブレータを用いて、
入力された水平同期信号の立ち上がりでトリガーがかか
るようにして、出力を位相比較回路４に入力する。
回路の電気回路ブロック図であり、図中、図３で示した
ものと同一のものは同一の記号で示している。２は同期
分離回路であり、入力端子１を介して映像信号が入力さ
れており、同期分離回路２では、一定のスライスレベル
で入力信号をカットして水平同期信号を分離し、積分回
路を使用して垂直同期信号を抽出し、水平同期信号は同
期信号補正回路３に入力し、垂直同期信号はリセットパ
ルス発生回路８に入力している。同期信号補正回路３で
は、例えばワンショットマルチバイブレータを用いて、
入力された水平同期信号の立ち上がりでトリガーがかか
るようにして、出力を位相比較回路４に入力する。
【０００７】図２は、位相同期回路の信号波形の説明図
であり、Ａ信号は、例えば、ＶＴＲ等から入力される再
生映像信号であり、水平同期信号の立ち下がり部の波形
が歪んでいても、同期信号補正回路３では、ワンショッ
トマルチバイブレータの時定数を所定の値にすることに
より、水平同期信号の立ち上がりでトリガーがかかるよ
うにしているため、水平同期信号との位相はずれたもの
となるが、周期及びパルス幅の一定した同期信号を出力
して位相比較回路４に入力することができる。位相比較
回路４では、同期信号補正回路３からの入力と、分周カ
ウンタ７から入力される電圧制御発振器６からの出力を
水平同期周波数まで分周した比較信号との位相を比較し
て出力し、位相比較出力を積分回路５に入力している。
であり、Ａ信号は、例えば、ＶＴＲ等から入力される再
生映像信号であり、水平同期信号の立ち下がり部の波形
が歪んでいても、同期信号補正回路３では、ワンショッ
トマルチバイブレータの時定数を所定の値にすることに
より、水平同期信号の立ち上がりでトリガーがかかるよ
うにしているため、水平同期信号との位相はずれたもの
となるが、周期及びパルス幅の一定した同期信号を出力
して位相比較回路４に入力することができる。位相比較
回路４では、同期信号補正回路３からの入力と、分周カ
ウンタ７から入力される電圧制御発振器６からの出力を
水平同期周波数まで分周した比較信号との位相を比較し
て出力し、位相比較出力を積分回路５に入力している。
【０００８】積分回路５では、位相比較出力を適当な時
定数の積分回路を使用して、所定の期間を積分して直流
電圧に変換して電圧制御発振器６に入力し、電圧制御発
振器６は入力される直流電圧に応じて発振周波数を変化
させて出力し、所定の周波数のクロックパルス信号を出
力端子９を介して出力し、映像信号のディジタル信号処
理回路に供給する。電圧制御発振器６からの出力は分岐
させて、分周カウンタ７に入力しており、分周カウンタ
７では、電圧制御発振器６からの出力を水平同期周波数
まで分周して、比較信号として位相比較回路４に入力し
て映像信号入力から分離した水平同期信号に同期したク
ロックパルス信号を発生させるようにしている。
定数の積分回路を使用して、所定の期間を積分して直流
電圧に変換して電圧制御発振器６に入力し、電圧制御発
振器６は入力される直流電圧に応じて発振周波数を変化
させて出力し、所定の周波数のクロックパルス信号を出
力端子９を介して出力し、映像信号のディジタル信号処
理回路に供給する。電圧制御発振器６からの出力は分岐
させて、分周カウンタ７に入力しており、分周カウンタ
７では、電圧制御発振器６からの出力を水平同期周波数
まで分周して、比較信号として位相比較回路４に入力し
て映像信号入力から分離した水平同期信号に同期したク
ロックパルス信号を発生させるようにしている。
【０００９】リセットパルス発生回路８では、例えばマ
ルチバイブレータ等を使用して、入力された垂直同期信
号に同期したリセットパルスを発生させて、同リセット
パルスを前記分周カウンタ７に入力して、垂直帰線消去
期間の等価パルスの存在区間の直後で分周カウンタ７を
リセットできるようにして、垂直帰線消去期間を除いた
区間では位相同期回路が安定するようにしている。従っ
て、従来のラインロック方式位相同期回路では、位相同
期回路の回路動作により、垂直帰線消去期間内で不安定
となった位相同期を安定させるようにしていたが、本発
明では、垂直帰線消去期間の等価パルスの存在区間の直
後で分周カウンタ７をリセットするようにしているた
め、位相同期を収束安定させるための時間を短くするこ
とができる。
ルチバイブレータ等を使用して、入力された垂直同期信
号に同期したリセットパルスを発生させて、同リセット
パルスを前記分周カウンタ７に入力して、垂直帰線消去
期間の等価パルスの存在区間の直後で分周カウンタ７を
リセットできるようにして、垂直帰線消去期間を除いた
区間では位相同期回路が安定するようにしている。従っ
て、従来のラインロック方式位相同期回路では、位相同
期回路の回路動作により、垂直帰線消去期間内で不安定
となった位相同期を安定させるようにしていたが、本発
明では、垂直帰線消去期間の等価パルスの存在区間の直
後で分周カウンタ７をリセットするようにしているた
め、位相同期を収束安定させるための時間を短くするこ
とができる。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
位相同期回路に入力される水平同期信号の立ち下がりの
波形が歪んでいても、水平同期信号に同期したクロック
パルス信号を発生させることができ、また、垂直帰線消
去期間で位相同期回路が不安定となっても、垂直帰線消
去期間内の等価パルスの存在区間の直後で分周カウンタ
７をリセットできるようにしているため、垂直帰線消去
期間を除いた区間では位相同期回路を安定させることが
でき、位相同期回路の性能向上に寄与するところが大き
い。
位相同期回路に入力される水平同期信号の立ち下がりの
波形が歪んでいても、水平同期信号に同期したクロック
パルス信号を発生させることができ、また、垂直帰線消
去期間で位相同期回路が不安定となっても、垂直帰線消
去期間内の等価パルスの存在区間の直後で分周カウンタ
７をリセットできるようにしているため、垂直帰線消去
期間を除いた区間では位相同期回路を安定させることが
でき、位相同期回路の性能向上に寄与するところが大き
い。
【図１】本発明の一実施例を示す、位相同期回路の電気
回路ブロック図である。
回路ブロック図である。
【図２】位相同期回路の信号波形の説明図である。
【図３】従来例を示す、位相同期回路の電気回路ブロッ
ク図である。
ク図である。
１ 入力端子 ２ 同期分離回路 ３ 同期信号補正回路 ４ 位相比較回路 ５ 積分回路 ６ 電圧制御発振器 ７ 分周カウンタ ８ リセットパルス発生回路 ９ 出力端子
Claims (2)
- 【請求項１】 映像信号入力から分離した水平同期信号
の立ち上がりを検出して同期信号を出力する同期信号補
正回路と、電圧制御発振器からの出力を水平同期周波数
まで分周して比較信号を出力する分周カウンタと、同比
較信号と前記同期信号との位相を比較して出力する位相
比較回路とからなり、同位相比較回路からの位相比較出
力に基づいて前記電圧制御発振器の発振周波数を制御す
ることを特徴とする位相同期回路。 - 【請求項２】 リセットパルス発生回路を設けて、前記
映像信号入力から抽出した垂直同期信号に同期したリセ
ットパルスを発生させて、同リセットパルスを前記分周
カウンタに入力して、垂直帰線消去期間内で前記分周カ
ウンタをリセットすることを特徴とする請求項１記載の
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17965892A JPH0630297A (ja) | 1992-07-07 | 1992-07-07 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17965892A JPH0630297A (ja) | 1992-07-07 | 1992-07-07 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0630297A true JPH0630297A (ja) | 1994-02-04 |
Family
ID=16069625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17965892A Pending JPH0630297A (ja) | 1992-07-07 | 1992-07-07 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630297A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6379579B1 (en) | 1999-03-09 | 2002-04-30 | Tdk Corporation | Method for the preparation of soft magnetic ferrite powder and method for the production of laminated chip inductor |
| CN100405427C (zh) * | 2003-10-01 | 2008-07-23 | 三星Sdi株式会社 | 等离子体显示板及其驱动方法 |
-
1992
- 1992-07-07 JP JP17965892A patent/JPH0630297A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6379579B1 (en) | 1999-03-09 | 2002-04-30 | Tdk Corporation | Method for the preparation of soft magnetic ferrite powder and method for the production of laminated chip inductor |
| CN100405427C (zh) * | 2003-10-01 | 2008-07-23 | 三星Sdi株式会社 | 等离子体显示板及其驱动方法 |
| US7528806B2 (en) | 2003-10-01 | 2009-05-05 | Samsung Sdi Co., Ltd. | Plasma display panel and method for driving the same |
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