JPH07131760A - クロック信号生成回路 - Google Patents
クロック信号生成回路Info
- Publication number
- JPH07131760A JPH07131760A JP5278128A JP27812893A JPH07131760A JP H07131760 A JPH07131760 A JP H07131760A JP 5278128 A JP5278128 A JP 5278128A JP 27812893 A JP27812893 A JP 27812893A JP H07131760 A JPH07131760 A JP H07131760A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- phase
- clock signal
- equivalent pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【目的】 同期信号の等価パルス等、あるいは、ＶＴＲ
のスキューにより位相および周波数の乱れを生じないク
ロック信号を生成し、映像信号のディジタル処理回路等
に供給する。 【構成】 同期分離回路２で複合映像信号１より同期信
号を分離し、等価パルス除去回路３で等価パルスを除去
し、ＰＬＬ回路４の位相比較回路５に入力し、カウンタ
８で分周されたＶＣＯ７よりの信号と位相を比較し、位
相差に応じた信号を出力し、ＬＰＦ６で積分し、ＶＣＯ
７に印加し発振周波数を制御し、ＶＣＯ７よりのクロッ
ク信号をディジタル処理回路等に供給する。また、前記
等価パルス除去回路３よりの同期信号の立ち下がりエッ
ジをエッジ検出回路９で検出し、スキュー検出回路10に
よりスキューを検出し、カウンタ８をリセットすること
により、スキューによる画像の乱れを防止する。
のスキューにより位相および周波数の乱れを生じないク
ロック信号を生成し、映像信号のディジタル処理回路等
に供給する。 【構成】 同期分離回路２で複合映像信号１より同期信
号を分離し、等価パルス除去回路３で等価パルスを除去
し、ＰＬＬ回路４の位相比較回路５に入力し、カウンタ
８で分周されたＶＣＯ７よりの信号と位相を比較し、位
相差に応じた信号を出力し、ＬＰＦ６で積分し、ＶＣＯ
７に印加し発振周波数を制御し、ＶＣＯ７よりのクロッ
ク信号をディジタル処理回路等に供給する。また、前記
等価パルス除去回路３よりの同期信号の立ち下がりエッ
ジをエッジ検出回路９で検出し、スキュー検出回路10に
よりスキューを検出し、カウンタ８をリセットすること
により、スキューによる画像の乱れを防止する。
Description
【０００１】
【産業上の利用分野】本発明は映像信号のディジタル処
理の際に使用するクロック信号生成回路に係り、垂直同
期信号および等価パルスの影響を除去し、また、ＶＴＲ
（画像記録装置）の再生時のスキューによるクロック信
号の乱れをなくするものに関する。
理の際に使用するクロック信号生成回路に係り、垂直同
期信号および等価パルスの影響を除去し、また、ＶＴＲ
（画像記録装置）の再生時のスキューによるクロック信
号の乱れをなくするものに関する。
【０００２】
【従来の技術】映像信号をディジタル処理する場合、映
像信号に同期したクロック信号が必要である。クロック
信号生成回路には、例えば、図４に示すような回路があ
る。この回路では、複合映像信号１を同期分離回路２に
入力して同期信号を分離し、この同期信号をＰＬＬ（ph
ase-locked loop ）回路21に印加し、位相比較回路５に
より、カウンタ22で所要の比率に分周したＶＣＯ（電圧
制御型発振回路）７よりの信号と位相の比較を行い、位
相差に応じて出力される信号をＬＰＦ（low passfilter
）６により積分し、位相差に対応する直流電圧にして
ＶＣＯ７に印加することにより、ＶＣＯ７の発振周波数
を制御し、これにより、映像信号１に同期したクロック
信号を得るようにしている。ところが、同期分離回路２
で分離された同期信号には、垂直帰線期間に垂直同期信
号および等価パルスがあり、これらの信号は水平同期信
号とパルス幅が異なる等により、垂直帰線期間から垂直
走査期間に移る際にＰＬＬ回路の動作が不安定になり、
クロック信号の周波数が乱れるという問題がある。ま
た、この回路をＶＴＲのディジタル処理回路等に使用す
る場合、磁気ヘッドの切り換え時等に図５に示す例のよ
うにスキューが発生するため、スキューによりＰＬＬ回
路21のロックが外れた場合、比較信号（カウンタ22で分
周されたＶＣＯ７よりのクロック信号）が、スキューを
含む水平同期信号に徐々に同期状態に近づくため、同期
するまでに時間がかかり、この間、クロック信号の位相
が乱れるという問題がある。
像信号に同期したクロック信号が必要である。クロック
信号生成回路には、例えば、図４に示すような回路があ
る。この回路では、複合映像信号１を同期分離回路２に
入力して同期信号を分離し、この同期信号をＰＬＬ（ph
ase-locked loop ）回路21に印加し、位相比較回路５に
より、カウンタ22で所要の比率に分周したＶＣＯ（電圧
制御型発振回路）７よりの信号と位相の比較を行い、位
相差に応じて出力される信号をＬＰＦ（low passfilter
）６により積分し、位相差に対応する直流電圧にして
ＶＣＯ７に印加することにより、ＶＣＯ７の発振周波数
を制御し、これにより、映像信号１に同期したクロック
信号を得るようにしている。ところが、同期分離回路２
で分離された同期信号には、垂直帰線期間に垂直同期信
号および等価パルスがあり、これらの信号は水平同期信
号とパルス幅が異なる等により、垂直帰線期間から垂直
走査期間に移る際にＰＬＬ回路の動作が不安定になり、
クロック信号の周波数が乱れるという問題がある。ま
た、この回路をＶＴＲのディジタル処理回路等に使用す
る場合、磁気ヘッドの切り換え時等に図５に示す例のよ
うにスキューが発生するため、スキューによりＰＬＬ回
路21のロックが外れた場合、比較信号（カウンタ22で分
周されたＶＣＯ７よりのクロック信号）が、スキューを
含む水平同期信号に徐々に同期状態に近づくため、同期
するまでに時間がかかり、この間、クロック信号の位相
が乱れるという問題がある。
【０００３】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、複合映像信号より分離した複合同期信号の垂直
帰線期間の垂直同期信号および等価パルスによるクロッ
ク信号の乱れをなくし、また、ＶＴＲの再生信号を使用
するディジタル処理システムに使用する場合、ＶＴＲの
磁気ヘッドの切り換え等で生ずるスキューに起因するク
ロック信号の位相ずれを最小限にするものを提供するこ
とにある。
に鑑み、複合映像信号より分離した複合同期信号の垂直
帰線期間の垂直同期信号および等価パルスによるクロッ
ク信号の乱れをなくし、また、ＶＴＲの再生信号を使用
するディジタル処理システムに使用する場合、ＶＴＲの
磁気ヘッドの切り換え等で生ずるスキューに起因するク
ロック信号の位相ずれを最小限にするものを提供するこ
とにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、複合映像信号より分離した複合同期信号の
垂直帰線期間の等価パルスを除去する等価パルス除去回
路と、等価パルス除去回路よりの同期信号の立ち下がり
の位相を比較信号入力端子に印加された信号の位相と比
較し、位相差に応じた信号を出力する位相比較回路と、
位相比較回路よりの信号に基づいて制御され所要周波数
の信号を発振する電圧制御型発振回路と、電圧制御型発
振回路よりの信号を所要の比率で分周し前記位相比較回
路の比較信号入力端子に印加するカウンタと、前記等価
パルス除去回路よりの同期信号のスキューを検出し、前
記カウンタをリセットするスキュー検出回路とでなり、
前記電圧制御型発振回路よりの信号を出力するようにし
たクロック信号生成回路を提供するものである。
決するため、複合映像信号より分離した複合同期信号の
垂直帰線期間の等価パルスを除去する等価パルス除去回
路と、等価パルス除去回路よりの同期信号の立ち下がり
の位相を比較信号入力端子に印加された信号の位相と比
較し、位相差に応じた信号を出力する位相比較回路と、
位相比較回路よりの信号に基づいて制御され所要周波数
の信号を発振する電圧制御型発振回路と、電圧制御型発
振回路よりの信号を所要の比率で分周し前記位相比較回
路の比較信号入力端子に印加するカウンタと、前記等価
パルス除去回路よりの同期信号のスキューを検出し、前
記カウンタをリセットするスキュー検出回路とでなり、
前記電圧制御型発振回路よりの信号を出力するようにし
たクロック信号生成回路を提供するものである。
【０００５】
【作用】以上のように構成したので、本発明によるクロ
ック信号生成回路においては、複合同期信号の垂直帰線
期間の等価パルスを等価パルス除去回路によって取り除
いてＰＬＬの比較回路に入力し、同期信号の立ち下がり
の位相を、ＶＣＯよりの信号をカウンタで分周した比較
信号の位相と比較する。従って、位相比較回路より位相
差に応じて出力される信号は、等価パルスによる影響、
および垂直同期信号の幅が水平同期信号の幅と異なるこ
とに起因する位相ずれの影響を排除したものとなり、Ｖ
ＣＯの発振周波数および位相が乱れないようにできる。
また、ＶＴＲのディジタル処理回路等に使用する場合、
等価パルス除去回路よりの同期信号の立ち下がりエッジ
の位相ずれに基づいてスキューを検出し、検出された場
合にカウンタをリセットし、入力される同期信号の位相
に一致するクロック信号を生成するので、同期信号とク
ロック信号との位相のずれを小さくできる。
ック信号生成回路においては、複合同期信号の垂直帰線
期間の等価パルスを等価パルス除去回路によって取り除
いてＰＬＬの比較回路に入力し、同期信号の立ち下がり
の位相を、ＶＣＯよりの信号をカウンタで分周した比較
信号の位相と比較する。従って、位相比較回路より位相
差に応じて出力される信号は、等価パルスによる影響、
および垂直同期信号の幅が水平同期信号の幅と異なるこ
とに起因する位相ずれの影響を排除したものとなり、Ｖ
ＣＯの発振周波数および位相が乱れないようにできる。
また、ＶＴＲのディジタル処理回路等に使用する場合、
等価パルス除去回路よりの同期信号の立ち下がりエッジ
の位相ずれに基づいてスキューを検出し、検出された場
合にカウンタをリセットし、入力される同期信号の位相
に一致するクロック信号を生成するので、同期信号とク
ロック信号との位相のずれを小さくできる。
【０００６】
【実施例】以下、図面に基づいて本発明によるクロック
信号生成回路の実施例を詳細に説明する。図１は本発明
によるクロック信号生成回路の一実施例の要部ブロック
図である。図において、１は複合映像信号である。２は
同期分離回路で、複合映像信号より同期信号（複合同期
信号）を分離する。３は等価パルス除去回路で、図２に
示す如く、同期分離回路２よりの同期信号の立ち下が
りをトリガとし、リトリガ機能を有しないワンショット
マルチバイブレータ等により１／２Ｈ（Ｈ＝水平走査時
間）より広く１Ｈより狭い幅のパルスを発生し、このパ
ルスを用いて等価パルスを除去した同期信号に生成し
て出力する。４はＰＬＬ回路である。５は位相比較回路
で、等価パルス除去回路３よりの同期信号の立ち下がり
の位相を後述するカウンタ８よりの比較信号の位相と比
較し、位相差に応じた信号を出力する。６はＬＰＦで、
位相比較回路５よりの信号を積分し、直流電圧にして出
力する。７はＶＣＯで、ＬＰＦ６よりの直流電圧により
制御され、所要周波数のクロック信号を出力する。８は
カウンタで、ＶＣＯ７よりのクロック信号を水平同期信
号の繰り返し周波数に一致する周波数に分周し、位相比
較回路５に比較信号として帰還する。
信号生成回路の実施例を詳細に説明する。図１は本発明
によるクロック信号生成回路の一実施例の要部ブロック
図である。図において、１は複合映像信号である。２は
同期分離回路で、複合映像信号より同期信号（複合同期
信号）を分離する。３は等価パルス除去回路で、図２に
示す如く、同期分離回路２よりの同期信号の立ち下が
りをトリガとし、リトリガ機能を有しないワンショット
マルチバイブレータ等により１／２Ｈ（Ｈ＝水平走査時
間）より広く１Ｈより狭い幅のパルスを発生し、このパ
ルスを用いて等価パルスを除去した同期信号に生成し
て出力する。４はＰＬＬ回路である。５は位相比較回路
で、等価パルス除去回路３よりの同期信号の立ち下がり
の位相を後述するカウンタ８よりの比較信号の位相と比
較し、位相差に応じた信号を出力する。６はＬＰＦで、
位相比較回路５よりの信号を積分し、直流電圧にして出
力する。７はＶＣＯで、ＬＰＦ６よりの直流電圧により
制御され、所要周波数のクロック信号を出力する。８は
カウンタで、ＶＣＯ７よりのクロック信号を水平同期信
号の繰り返し周波数に一致する周波数に分周し、位相比
較回路５に比較信号として帰還する。
【０００７】９はエッジ検出回路で、等価パルス除去回
路３よりの同期信号の立ち下がりエッジを検出する。10
はスキュー検出回路で、エッジ検出回路よりの信号でリ
セットしてＶＣＯ７よりのクロック信号または任意のク
ロック信号を計数し、計数値が所要の設定値より大きい
若しくは小さいとき、リセットパルスを出力し、前記カ
ウンタ８をリセットする。
路３よりの同期信号の立ち下がりエッジを検出する。10
はスキュー検出回路で、エッジ検出回路よりの信号でリ
セットしてＶＣＯ７よりのクロック信号または任意のク
ロック信号を計数し、計数値が所要の設定値より大きい
若しくは小さいとき、リセットパルスを出力し、前記カ
ウンタ８をリセットする。
【０００８】次に、本発明によるクロック信号生成回路
の動作を説明する。ディジタル処理するための複合映像
信号１を同期分離回路２に入力し、同期信号を分離
し、等価パルス除去回路３に入力する。等価パルス除去
回路３は、リトリガ機能を有しないワンショットマルチ
バイブレータ等で構成し、同期信号の立ち下がりをト
リガとし、１／２Ｈより広く１Ｈより狭い幅のパルスを
発生し、このパルスを用いて等価パルスを除去し、同期
信号に生成して出力する。この同期信号はＰＬＬ回
路４の位相比較回路５に加わり、後述するカウンタ８よ
りの比較信号と位相の比較を行い、位相差に応じた信号
を出力する。この信号はＬＰＦ６により積分され、直流
電圧となり、ＶＣＯ７の制御端子に印加され、ＶＣＯ７
は、ＬＰＦ６よりの電圧に相応する周波数のクロック信
号を発振する。このクロック信号は、カウンタ８により
水平同期信号の繰り返し周期に一致する周波数に分周さ
れ、前記位相比較回路５に比較信号として帰還される。
これにより、ＶＣＯ７の発振周波数および位相は、複合
映像信号１から分離した複合同期信号の水平同期信号の
繰り返し周波数および位相に一致したものとなる。この
クロック信号を、映像信号等のディジタル処理を行うた
めのシステムクロック信号として使用する。
の動作を説明する。ディジタル処理するための複合映像
信号１を同期分離回路２に入力し、同期信号を分離
し、等価パルス除去回路３に入力する。等価パルス除去
回路３は、リトリガ機能を有しないワンショットマルチ
バイブレータ等で構成し、同期信号の立ち下がりをト
リガとし、１／２Ｈより広く１Ｈより狭い幅のパルスを
発生し、このパルスを用いて等価パルスを除去し、同期
信号に生成して出力する。この同期信号はＰＬＬ回
路４の位相比較回路５に加わり、後述するカウンタ８よ
りの比較信号と位相の比較を行い、位相差に応じた信号
を出力する。この信号はＬＰＦ６により積分され、直流
電圧となり、ＶＣＯ７の制御端子に印加され、ＶＣＯ７
は、ＬＰＦ６よりの電圧に相応する周波数のクロック信
号を発振する。このクロック信号は、カウンタ８により
水平同期信号の繰り返し周期に一致する周波数に分周さ
れ、前記位相比較回路５に比較信号として帰還される。
これにより、ＶＣＯ７の発振周波数および位相は、複合
映像信号１から分離した複合同期信号の水平同期信号の
繰り返し周波数および位相に一致したものとなる。この
クロック信号を、映像信号等のディジタル処理を行うた
めのシステムクロック信号として使用する。
【０００９】このクロック信号生成回路をＶＴＲのディ
ジタル処理用に使用すれば、ＶＴＲの磁気ヘッドの切り
換え等により生ずるスキューを迅速に収束する動作を行
う。すなわち、前記等価パルス除去回路３よりの同期信
号の立ち下がりエッジの位相をエッジ検出回路９で検
出し、この検出により、所要のパルス、例えば、ＶＣＯ
７等よりのクロック信号の幅のパルスを生成し、スキュ
ー検出回路10に入力する。スキュー検出回路10は、エッ
ジ検出回路９よりのパルスでリセットしてＶＣＯ７等よ
りのクロック信号を計数し、所要の幅を設けた設定値
（同期不安定等によるジッタを勘案し、例えば、１Ｈの
クロック数から所要クロック数を加算若しくは減算した
値に設定する）より大きいか若しくは小さいとき、リセ
ットパルスを出力し、前記カウンタ８をリセットする。
このリセットにより、例えば、図３に示す如く、スキュ
ー発生以降、ＶＣＯ７で発振する信号の位相および周波
数はスキューを含む水平同期信号、すなわち、等価パル
ス除去回路３を介し入力される同期信号の位相に略一
致するものとなり、これにより、ＶＴＲの磁気ヘッドの
切り換え時等のスキューによる画像の乱れを最小限に抑
えることができる。
ジタル処理用に使用すれば、ＶＴＲの磁気ヘッドの切り
換え等により生ずるスキューを迅速に収束する動作を行
う。すなわち、前記等価パルス除去回路３よりの同期信
号の立ち下がりエッジの位相をエッジ検出回路９で検
出し、この検出により、所要のパルス、例えば、ＶＣＯ
７等よりのクロック信号の幅のパルスを生成し、スキュ
ー検出回路10に入力する。スキュー検出回路10は、エッ
ジ検出回路９よりのパルスでリセットしてＶＣＯ７等よ
りのクロック信号を計数し、所要の幅を設けた設定値
（同期不安定等によるジッタを勘案し、例えば、１Ｈの
クロック数から所要クロック数を加算若しくは減算した
値に設定する）より大きいか若しくは小さいとき、リセ
ットパルスを出力し、前記カウンタ８をリセットする。
このリセットにより、例えば、図３に示す如く、スキュ
ー発生以降、ＶＣＯ７で発振する信号の位相および周波
数はスキューを含む水平同期信号、すなわち、等価パル
ス除去回路３を介し入力される同期信号の位相に略一
致するものとなり、これにより、ＶＴＲの磁気ヘッドの
切り換え時等のスキューによる画像の乱れを最小限に抑
えることができる。
【００１０】
【発明の効果】以上に説明したように、本発明によるク
ロック信号生成回路によれば、複合同期信号の垂直帰線
期間の垂直同期信号および等価パルスによるクロック信
号の乱れをなくしたので、このクロック信号を用いるこ
とにより、例えば、映像信号を的確にサンプリングでき
る等、映像信号のディジタル処理性能を向上することが
でき、また、ＶＴＲの再生信号を使用する場合、再生時
のスキューによる画像の乱れを最小限に抑えることがで
きる。
ロック信号生成回路によれば、複合同期信号の垂直帰線
期間の垂直同期信号および等価パルスによるクロック信
号の乱れをなくしたので、このクロック信号を用いるこ
とにより、例えば、映像信号を的確にサンプリングでき
る等、映像信号のディジタル処理性能を向上することが
でき、また、ＶＴＲの再生信号を使用する場合、再生時
のスキューによる画像の乱れを最小限に抑えることがで
きる。
【図１】本発明によるクロック信号生成回路の一実施例
の要部ブロック図である。
の要部ブロック図である。
【図２】同期信号の等価パルス除去を説明するための波
形図である。
形図である。
【図３】ＰＬＬ回路の動作を説明するための波形図であ
る。
る。
【図４】従来のクロック信号生成回路の一例の要部ブロ
ック図である。
ック図である。
【図５】従来のＰＬＬ回路の動作を説明するための波形
図である。
図である。
２ 同期分離回路 ３ 等価パルス除去回路 ４ ＰＬＬ回路 ５ 位相比較回路 ６ ＬＰＦ ７ ＶＣＯ ８ カウンタ ９ エッジ検出回路 10 スキュー検出回路
Claims (3)
- 【請求項１】 複合映像信号より分離した複合同期信号
の垂直帰線期間の等価パルスを除去する等価パルス除去
回路と、等価パルス除去回路よりの同期信号の立ち下が
りの位相を比較信号入力端子に印加された信号の位相と
比較し、位相差に応じた信号を出力する位相比較回路
と、位相比較回路よりの信号に基づいて制御され所要周
波数の信号を発振する電圧制御型発振回路と、電圧制御
型発振回路よりの信号を所要の比率で分周し前記位相比
較回路の比較信号入力端子に印加するカウンタと、前記
等価パルス除去回路よりの同期信号のスキューを検出
し、前記カウンタをリセットするスキュー検出回路とで
なり、前記電圧制御型発振回路よりの信号を出力するよ
うにしたクロック信号生成回路。 - 【請求項２】 前記スキュー検出回路を、前記等価パル
ス除去回路よりの同期信号の立ち下がりエッジを検出す
るエッジ検出回路と、エッジ検出回路よりの信号でリセ
ットし、前記電圧制御型発振回路よりのクロック信号を
計数し、所要の設定値より大きい若しくは小さいとき前
記カウンタをリセットするリセット回路とで構成するよ
うにした請求項１記載のクロック信号生成回路。 - 【請求項３】 前記スキュー検出回路を、前記等価パル
ス除去回路よりの同期信号の立ち下がりエッジを検出す
るエッジ検出回路と、エッジ検出回路よりの信号でリセ
ットし、任意のクロック信号を計数し、所要の設定値よ
り大きい若しくは小さいとき前記カウンタをリセットす
るリセット回路とで構成するようにした請求項１記載の
クロック信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278128A JPH07131760A (ja) | 1993-11-08 | 1993-11-08 | クロック信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278128A JPH07131760A (ja) | 1993-11-08 | 1993-11-08 | クロック信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131760A true JPH07131760A (ja) | 1995-05-19 |
Family
ID=17592997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5278128A Pending JPH07131760A (ja) | 1993-11-08 | 1993-11-08 | クロック信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131760A (ja) |
-
1993
- 1993-11-08 JP JP5278128A patent/JPH07131760A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4729024A (en) | Synchronizing pulse signal generation device | |
| JPH071423B2 (ja) | パルス発生回路 | |
| JPS6123708B2 (ja) | ||
| KR100221438B1 (ko) | 동기 클록 발생 회로 | |
| JP2517014B2 (ja) | テレビジョン装置用位相ロックル―プ回路 | |
| JPH07131760A (ja) | クロック信号生成回路 | |
| JPH02288787A (ja) | クロックパルス生成回路 | |
| JP2880187B2 (ja) | デジタルテレビジョン受像機 | |
| JP2884643B2 (ja) | 位相同期クロック生成装置 | |
| JP3024724B2 (ja) | スキュー検出回路 | |
| JPH0630297A (ja) | 位相同期回路 | |
| JP3106470B2 (ja) | Ｐｌｌ回路 | |
| JPH0628382B2 (ja) | 垂直同期信号作成回路 | |
| JPH0946621A (ja) | 表示装置 | |
| JPH05300399A (ja) | Ｐｌｌ回路 | |
| JP2508863B2 (ja) | ペデスタルクランプ回路 | |
| JP2982524B2 (ja) | クロック発生回路 | |
| KR100207633B1 (ko) | 위상동기루프회로 | |
| JPH05300470A (ja) | クロック信号生成回路 | |
| JP2570383B2 (ja) | デジタル信号挿入装置 | |
| JPH0523018Y2 (ja) | ||
| JPH10285427A (ja) | 垂直同期回路 | |
| JPH05145788A (ja) | 水平同期分離回路 | |
| JPH039615A (ja) | 位相同期型発振回路 | |
| JP2006013658A (ja) | 同期信号再生回路 |