KR100357006B1

KR100357006B1 - 위상 비교기

Info

Publication number: KR100357006B1
Application number: KR1019990004540A
Authority: KR
Inventors: 나가오후미아끼; 사까이유지
Original assignee: 산요 덴키 가부시키가이샤
Priority date: 1998-02-10
Filing date: 1999-02-09
Publication date: 2002-10-18
Also published as: JPH11234100A; US6177812B1; KR19990072534A; JP3459561B2; TW406476B

Abstract

임의의 듀티비를 갖는 클럭에 대해서 위상 비교를 가능하게 한다.

1단째 플립플롭(21)의 출력을 2단째 플립플롭(22)의 D 입력에 접속하고, 2단째 플립플롭(22)의 반전 출력을 3단째 플립플롭(23)의 D 입력에 접속한다. 플립플롭(21)의 D 입력에 기준 클럭 BCK를 입력하고, 각 플립플롭(21 ∼ 23)의 T 입력에 발진 클럭 OCK를 입력한다. 기준 클럭 BCK와 플립플롭(21)의 출력 신호 Q1과의 배타적 논리합을 제1 비교 출력 PDU로 하고, 플립플롭(22)의 출력 신호 Q2와 플립플롭(23)의 출력 신호 Q3와의 논리곱을 제2 비교 출력 PDD로 한다.

Description

위상 비교기{PHASE COMPARATOR}

본 발명은, 위상 동기 루프(PLL : Phase Locked Loop)에 이용되는 위상 비교 회로에 관한 것이다.

도 4는 일반적인 PLL의 구성을 나타내는 블럭도이다.

PLL은 위상 비교기(1), 차지 펌프(2), 저역 통과 필터(3), 전압 제어 발진기(4) 및 분주기(5)로 구성된다. 위상 비교기(1)는 기준 클럭 BCK와 후술하는 전압 제어 발진기(4)의 발진 클럭 OCK를 분주한 분주 클럭 TCK와의 위상을 비교하고, 그 위상차에 따른 출력 PDU, PDD를 발생한다. 차지 펌프(2)는 출력측에 대해서 일정 전류를 공급하는 플러스의 정전류원과, 출력측으로부터 일정 전류를 인입하는 마이너스의 정전류원을 갖고, 위상 비교기(1)로부터 입력되는 비교 출력 PDU, PDD에 응답하여 저역 통과 필터(3)를 충방전한다. 저역 통과 필터(3)는 차지 펌프(2)로부터 입력되는 출력 PD의 교류 성분을 제거하고, 출력 PD에 따라서 변화하는 전압 Vc를 출력한다. 전압 제어 발진기(4)는 저역 통과 필터(3)를 통해서 인가되는 전압 Vc에 응답하여 발진 동작을 변동하고, 전압 Vc에 따르는 주파수를 갖는 발진 클럭 OCK를 발생한다. 그리고, 분주기(5)는 전압 제어 발진기(4)로부터 입력되는 발진 클럭 OCK를 소정의 비율로 분주하고, 분주 클럭 TCK를 위상 비교기(1)에 공급한다. 이 분주기(5)에서는 예를 들면, 발진 클럭 OCK를 1/2로 분주함으로써, 듀티비가 1/2이 되는 분주 클럭 TCK를 얻을 수 있게 하고 있다.

이러한 PLL에서는 기준 클럭 BCK와 발진 클럭 OCK와의 위상차에 따라서 전압 제어 발진기(4)의 발진 주파수가 제어되게 되며, 기준 클럭 BCK와 발진 클럭 OCK와의 위상차가 일정하게 유지된다.

도 5는 위상 비교기(1)의 구성을 나타내는 회로도이며, 도 6은 그 동작을 설명하는 타이밍도이다.

위상 비교기(1)는 3개의 플립플롭(11, 12, 13) 및 2개의 XOR(배타적 논리합) 게이트(14, 15)에 의해 구성된다. 3개의 플립플롭부(11, 12, 13)는 직렬로 접속되어 시프트 레지스터를 구성하고, 1단째 플립플롭(11)의 D 입력에 기준 클럭 BCK가 입력된다. 1단째 및 2단째 플립플롭(11, 12)의 T 입력에는 분주 클럭 TCK가 입력되며, 3단째 플립플롭(13)의 T 입력으로는 분주 클럭 TCK의 반전 클럭이 입력된다. 이에 따라, 기준 클럭 BCK의 상태가 분주 클럭 TCK의 상승의 타이밍에 응답하여 1단째 플립플롭(11) 및 2단째 플립플롭(12)에 전해지며 분주 클럭 TCK의 하강의 타이밍에 응답하여 3단째 플립플롭(13)에 전해진다.

제1 XOR 게이트(14)의 2개의 입력은 기준 클럭 BCK의 입력 및 플립플롭(11)의 Q 출력에 접속되며, 그 논리 합성 출력이 비교 출력 PDU로서 차지 펌프(2)에 공급된다. 제2 XOR 게이트(15)의 2개의 입력은 플립플롭(12)의 Q 출력과 플립플롭(13)의 Q 출력에 접속되며 그 논리 합성 출력이 비교 출력 PDD로서 차지 펌프(2)에 공급된다.

이상의 위상 비교기(1)의 동작을 도 6에 따라서 설명한다.

기준 클럭 BCK는 분주 클럭 TCK의 상승 타이밍에서 플립플롭(11)으로 입력된다. 이에 따라, 플립플롭(11)의 출력 Q1은 기준 클럭 BCK의 변화점에 대해서 분주 클럭 TCK가 다음에 상승하는 타이밍에서, 기준 클럭 BCK에 따르도록 변화한다. 기준 클럭 BCK와 출력 Q1이 입력되는 XOR 게이트(14)의 출력 PDU는 기준 클럭 BCK의 하강으로부터 다음의 분주 클럭 TCK의 상승까지와, 기준 클럭의 상승으로부터 다음의 분주 클럭 TCK의 상승까지가 로우 레벨이 되며, 차지 펌프(2)의 플러스의 저전류원을 온시킨다.

플립플롭(11)의 출력 Q1은 분주 클럭 TCK의 상승 타이밍에서 플립플롭(12)에 입력된다. 이에 따라, 플립플롭(12)의 출력 Q2는 출력 Q1이 분주 클럭 TCK의 1주기분만큼 지연된 파형을 나타낸다. 그리고, 플립플롭(12)의 출력 Q2는 분주 클럭 TCK의 하강 타이밍에서 플립플롭(13)에 입력된다. 이에 따라, 플립플롭(13)의 출력 Q3은 출력 Q2가 분주 클럭 TCK의 1/2주기분만큼 지연된 파형을 나타낸다. 출력 Q2와 출력 Q3이 입력되는 XOR 게이트(15)의 출력 PDD는 출력 Q2의 상승으로부터 다음의 출력 Q3의 상승까지와, 출력 Q2의 하강으로부터 다음의 출력 Q3의 하강까지가 하이 레벨이 되며, 차지 펌프(2)의 마이너스의 저전류원을 온시킨다.

여기서, 비교 출력 PDU에 대해서는 분주 클럭 TCK의 1/2주기의 기간에 기준 클럭 BCK의 변화점과 분주 클럭 TCK의 하강과의 차에 대응하는 기간을 가산 또는 감산한 기간만큼 로우 레벨을 유지한다. 즉, 분주 클럭 TCK가 기준 클럭 BCK에 대해서 지연되고 있는 경우에는 기준 클럭 BCK의 변화점과 분주 클럭 TCK의 하강과의 차에 대응하는 기간에 계속해서, 분주 클럭 TCK의 1/2주기의 기간만큼 로우 레벨을 유지한다. 반대로, 분주 클럭 TCK가 기준 클럭 BCK에 대해서 진행하고 있는 경우에는 분주 클럭 TCK의 1/2주기보다도 기준 클럭 BCK의 변화점과 분주 클럭 TCK의 하강과의 차에 대응하는 기간만큼 짧은 기간에 로우 레벨을 유지한다. 이에 대해서, 비교 출력 PDD는 비교 출력 PDU의 상승으로부터 분주 클럭 TCK의 1주기분 지연된 타이밍에서 분주 클럭 TCK의 1/2주기의 기간만큼 하이 레벨을 유지한다. 이 비교 출력 PDD는 차지 펌프(2)에서 비교 출력 PDU의 로우 레벨 기간의 가산분(분주 클럭 TCK의 1/2주기)을 캔슬한다. 따라서, 비교 출력 PDU의 로우 레벨의 기간이 기준 클럭 BCK와 분주 클럭 TCK와의 위상차의 대소에 따라서 신축 제어된다.

이상의 위상 비교기(1)에서는 플립플롭(11 ∼ 13)을 동작시키는 분주 클럭 TCK가 로우 레벨을 나타내는 기간만큼이 비교 출력 PDU의 로우 레벨의 기간에 가산되어 있다. 그리고, 분주 클럭 TCK가 하이 레벨을 나타내는 기간에 따라서 비교 출력 PDD의 하이 레벨의 기간이 설정된다. 따라서, 분주 클럭 TCK는 하이 레벨의 기간과 로우 레벨의 기간이 같고, 즉 듀티비를 1/2로 설정하도록 해야만 한다. 전압 제어 발진기에서는 발진 클럭의 듀티비가 안정되지 않기 때문에, 발진 클럭을 분주하여 듀티비가 1/2이 되는 클럭을 얻도록 하고 있다. 따라서, 전압 제어 발진기(4)의 발진 주파수를, 실제로 위상 비교기(1)에서의 비교에 이용되는 분주 클럭 TCK의 주파수의 2배 이상으로 설정해야만 한다고 하는 문제가 생긴다.

그래서, 본 발명은 발진 클럭의 듀티비의 제한을 받는 일 없이 위상 비교를 가능하게 하는 것을 목적으로 한다.

본 발명은, 전술한 과제를 해결하기 위해서 이루어진 것으로, 제1 특징으로하는 바는 기준 클럭과 발진 클럭과의 위상차를 검출하는 위상 비교 회로에 있어서, 복수의 플립플롭이 직렬로 접속되며, 1단째 플립플롭에 입력한 상기 기준 클럭의 상태를 상기 발진 클럭의 상승 또는 하강 중 어느 한 쪽의 타이밍에 따라서 순차 시프트하는 시프트 레지스터와, 상기 기준 클럭의 상태와 상기 시프트 레지스터의 1단째로 접속된 플립플롭의 출력 신호의 상태와의 일치 또는 불일치를 검출하는 제1 논리 게이트와, 상기 시프트 레지스터의 2단째로 접속된 플립플롭의 출력 신호의 상태와 3단째에 접속된 플립플롭의 출력 신호의 상태와의 일치 또는 불일치를 검출하는 제2 논리 게이트를 구비하고, 상기 제1 및 제2 논리 게이트의 출력에 응답하여 차지 펌프를 구동하는 것에 있다.

본 발명에 따르면, 위상 비교기를 구성하는 플립플롭이 전부 발진 클럭의 상승시에만, 혹은 하강시에만 동작하게 된다. 따라서, 발진 클럭의 듀티비가 1/2이 아닐 때에도 회로의 동작에는 전혀 영향을 주지 않는다.

또한, 제2 특징으로 하는 바는 기준 클럭과 이 기준 클럭의 주기보다도 짧은 주기를 갖는 발진 클럭과의 위상차를 검출하는 위상 비교 회로에 있어서, 상기 발진 클럭의 1/2주기의 기간에 상기 발진 클럭의 상승 혹은 하강 중 어느 한쪽과 상기 기준 클럭의 변화점과 타이밍의 차에 대응하는 기간을 가산 또는 감산한 기간에 제1 극성을 유지하는 제1 출력을 얻는 제1 검출 수단과, 상기 기준 클럭의 주기와 동일한 주기로 상기 발진 클럭의 1주기의 기간에 제2 극성을 유지하는 제2 출력을 얻는 제2 검출 수단을 구비하고, 상기 제1 및 제2 출력에 응답하여 차지 펌프를 구동하는 것에 있다.

본 발명에 따르면, 제2 출력을 발진 클럭의 1/2주기의 타이밍에 변화시킬 필요가 없어지며, 발진 클럭의 상승 또는 하강 중 어느 한쪽의 타이밍만으로 동작시키는 것이 가능해진다.

도 1은 본 발명의 위상 비교기의 제1 실시 형태를 나타내는 회로도.

도 2는 제1 실시 형태의 동작을 설명하는 타이밍도.

도 3은 본 발명의 위상 비교기의 제2 실시 형태를 나타내는 회로도.

도 4는 일반적인 PLL의 구성을 나타내는 블럭도.

도 5는 종래의 위상 비교기의 구성을 나타내는 회로도.

도 6은 종래의 위상 비교기의 동작을 설명하는 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 위상 비교기

2 : 차지 펌프

3: 저역 통과 필터(LPF)

4 : 전압 제어 발진기(VCO)

5 : 분주기

11 ∼ 13, 21 ∼ 23, 31 ∼ 37 : 플립플롭

14, 15, 24 : XOR 게이트

25, 40, 41 : AND 게이트

38, 39 : NAND 게이트

도 1은 본 발명의 위상 비교기의 제1 실시 형태를 나타내는 회로도이며, 도 2는 그 동작을 설명하는 타이밍도이다. 또한, 본 발명의 위상 비교기는 도 4의 위상 비교기(1)에 대응하는 것이며, 그 출력 PDU, PDD에 의해서 차지 펌프를 구동하도록 구성된다.

본 실시 형태의 위상 비교기는 3개의 플립플롭(21, 22, 23), XOR(배타적 논리합) 게이트(24) 및 AND 게이트(25)에 의해 구성된다. 1단째 플립플롭(21)은 D 입력이 기준 클럭 BCK의 입력에 접속되며, 2단째 플립플롭(22)은 D 입력이 1단째 플립플롭(21)의 Q 출력에 접속된다. 또한, 3단째 플립플롭(23)은 D 입력이 2단째 플립플롭(22)의 *Q 출력(반전 출력)에 접속된다. 그리고, 각 단의 플립플롭(21, 22, 23)의 T 입력으로는 발진 클럭 OCK가 입력된다. 이에 따라, 기준 클럭 BCK의 상태가 발진 클럭 OCK의 상승의 타이밍에 응답하여, 1단째 플립플롭(21) 및 2단째 플립플롭(22)으로 전해지며, 또한 그 반전치가 3단째 플립플롭(23)에 전해진다.

XOR 게이트(24)는 2개의 입력이 기준 클럭 BCK의 입력 및 플립플롭(21)의 Q 출력에 접속되며, 그 논리 합성 출력이 비교 출력 PDU로서 차지 펌프에 공급된다. AND 게이트(25)는 2개의 입력이 플립플롭(22)의 Q 출력과 플립플롭(23)의 Q 출력에 접속되며, 그 논리 합성 출력이 비교 출력 PDD로서 차지 펌프에 공급된다.

이상의 위상 비교기의 동작을 도 2에 따라서 설명한다.

기준 클럭 BCK는 발진 클럭 OCK의 상승 타이밍에서 플립플롭(21)에 입력된다. 이에 따라, 플립플롭(21)의 출력 Q1은 기준 클럭 BCK의 변화점에 대해서 발진 클럭 OCK가 다음에 상승하는 타이밍에서 기준 클럭 BCK에 따르도록 변화한다. 기준 클럭 BCK와 출력 Q1이 입력되는 XOR 게이트(24)의 출력 PDU는 기준 클럭 BCK의 하강으로부터 다음의 발진 클럭 OCK의 상승까지와, 기준 클럭의 상승으로부터 다음의 발진 클럭 OCK의 상승까지가 로우 레벨이 되며 차지 펌프의 플러스의 저전류원을 온시킨다.

플립플롭(21)의 출력 Q1은 발진 클럭 OCK의 상승 타이밍에서 플립플롭(22)에 입력된다. 이에 따라, 플립플롭(22)의 출력 Q2는 출력 Q1이 발진 클럭 OCK의 1주기분만큼 지연된 파형을 나타낸다. 그리고, 플립플롭(22)의 출력 Q2는 그 반전 신호가 발진 클럭 OCK의 상승 타이밍에서 플립플롭(23)에 입력된다. 이에 따라, 플립플롭(23)의 출력 Q3은 출력 Q2의 반전 신호가 발진 클럭 OCK의 1주기분만큼 지연된 파형을 나타낸다. 출력 Q2와 출력 Q3이 입력되는 AND 게이트(25)의 출력 PDD는 출력 Q2의 상승시부터 다음의 출력 Q3의 하강할 때까지에 한해 하이 레벨이 되며 차지 펌프의 마이너스의 저전류원을 온시킨다.

여기서, 비교 출력 PDU에 대해서는 도 6의 경우와 동일하며, 발진 클럭 OCK의 1/2주기의 기간에 기준 클럭 BCK의 변화점과 발진 클럭 OCK의 하강과의 차에 대응하는 기간을 가산 또는 감산한 기간만큼 로우 레벨을 유지한다. 이 비교 출력 PDU가 로우 레벨이 되는 기간은 기준 클럭 BCK의 1/2주기마다 나타난다. 한편, 비교 출력 PDD에 대해서는 비교 출력 PDU의 상승으로부터 발진 클럭 OCK의 1주기분 지연된 타이밍에서, 분주 클럭 TCK의 1주기의 기간만큼 하이 레벨이 된다. 이 비교 출력 PDD가 하이 레벨이 되는 기간은 기준 클럭 BCK의 1주기마다 즉, 비교 출력 PDU가 로우 레벨을 나타내는 주기의 1/2의 주기로 나타난다. 비교 출력 PDD가 하이 레벨을 유지하는 기간은 비교 출력 PDU가 로우 레벨을 유지하는 기간의 가산분의 2배가 되어 있기 때문에, 그 합계는 비교 출력 PDU의 로우 레벨 기간의 가산분의 합계에 일치한다. 따라서, 비교 출력 PDU의 로우 레벨 기간의 가산분을 비교 출력 PDD에서 캔슬할 수 있다.

이상과 같이 해서 얻어지는 비교 출력 PDU, PDD에 의한 차지 펌프의 구동에 대해서는 도 5와 동일하다. 본 발명에서는, AND 게이트(25)의 출력 PDD가 발진 클럭 OCK의 상승의 타이밍에만 응답하여 변화하도록 되기 때문에, 발진 클럭 OCK의 듀티비를 1/2로 할 필요가 없어진다.

도 3은 본 발명의 위상 비교기의 제2 실시 형태를 나타내는 회로도이다.

본 실시 형태의 위상 비교기는 7개의 플립플롭(31 ∼ 37), 2개의 NAND 게이트(38, 39) 및 2개의 AND 게이트(40, 41)에 의해 구성된다. 제1 플립플롭(31)은 D 입력이 기준 클럭 BCK의 반전 신호의 입력에 접속되며, 제2 플립플롭(32)은 D 입력이 제1 플립플롭(31)의 *Q 출력(반전 출력)에 접속된다. 또한, 제3 플립플롭(33)은 D 입력이 제2 플립플롭(33)의 *Q 출력에 접속된다. 또한, 제4 플립플롭(34)은 D 입력이 기준 클럭 BCK의 입력에 접속되며, 제5 플립플롭(35)은 D 입력이 제4 플립플롭(34)의 *Q 출력의 반전 신호에 접속된다. 이들 제1 플립플롭 ∼ 제5 플립플롭(31 ∼ 35)의 T 입력으로는 각각 발진 클럭 OCK가 입력된다. 이에 따라, 기준 클럭 BCK의 상태가 발진 클럭 OCK의 상승 타이밍에 응답하여 각 플립플롭(31 ∼ 35)에 순차 전해진다. 제6 플립플롭(36)은 D 입력이 전원 전위에 접속되며, T 입력이 기준 클럭 BCK의 반전 신호의 입력에 접속된다. 제7 플립플롭(37)은 제6 플립플롭(36)과 마찬가지로, D 입력이 전원 전위에 접속되며 T 입력이 기준 클럭 BCK에 접속된다.

제1 NAND 게이트(38)의 2개의 입력은 제1 플립플롭(31)의 Q 출력과 제6 플립플롭(36)의 Q 출력에 접속되며, 제2 NAND 게이트(39)의 2개의 입력은 제4 플립플롭(34)의 Q 출력과 제7 플립플롭(37)의 Q 출력에 접속된다. 제1 AND 게이트(40)의 2개의 입력은 2개의 NAND 게이트(38, 39)의 출력에 접속되며, 그 논리 합성 출력이 비교 출력 PDU로서 차지 펌프에 공급된다. 제2 AND 게이트(41)는 2개의 입력이 제2 플립플롭(32)의 Q 출력과 제3 플립플롭(33)의 Q 출력에 접속되며, 그 논리 합성 출력이 비교 출력 PDD로서 차지 펌프에 공급된다.

이상의 위상 비교기에서도 제1 플립플롭 ∼ 제5 플립플롭(31 ∼ 35)이 전부 발진 클럭 OCK의 상승 타이밍에서 동작하고, 도 2와 마찬가지로 출력 PDU, PDD를 얻을 수 있다.

본 발명에 따르면, 위상 비교에 이용되는 발진 클럭을 1/2의 듀티비로 설정할 필요가 없기 때문에, 발진기의 출력을 그대로 받아들일 수 있다. 따라서, 전압 제어 발진기의 발진 주파수를 낮게 설정할 수 있다.

Claims

기준 클럭과 발진 클럭과의 위상차를 검출하는 위상 비교기에 있어서,

복수의 플립플롭이 직렬로 접속되어 있으며,

1단째 플립플롭에 입력한 상기 기준 클럭의 상태를 상기 발진 클럭의 상승 또는 하강 중 어느 하나의 타이밍에 따라서 순차 시프트하는 시프트 레지스터와, 상기 기준 클럭의 상태와 상기 시프트 레지스터의 1단째에 접속된 플립플롭의 출력 신호의 상태와의 일치 또는 불일치를 검출하는 제1 논리 게이트와, 상기 시프트 레지스터의 2단째에 접속된 플립플롭의 출력 신호의 상태와 3단째에 접속된 플립플롭의 출력 신호의 상태와의 논리곱 또는 논리합을 추출하는 제2 논리 게이트를 구비하며,

상기 제1 및 제2 논리 게이트의 출력에 응답하여 차지 펌프를 구동하는

것을 특징으로 하는 위상 비교기.
기준 클럭과 이 기준 클럭의 주기보다도 짧은 주기를 갖는 발진 클럭과의 위상차를 검출하는 위상 비교기에 있어서,

상기 발진 클럭의 1/2주기의 기간에 상기 발진 클럭의 상승 혹은 하강 중 어느 하나와 상기 기준 클럭의 변화점과의 타이밍의 차에 대응하는 기간을 가산 또는 감산한 기간 동안 제1 극성을 유지하는 제1 출력을 얻는 제1 검출 수단과, 상기 기준 클럭의 주기와 동일한 주기로 상기 발진 클럭의 1주기의 기간 동안 제2 극성을유지하는 제2 출력을 얻는 제2 검출 수단을 구비하고,

상기 제1 및 제2 출력에 응답하여 차지 펌프를 구동하는

것을 특징으로 하는 위상 비교기.