TW406476B - Phase comparator - Google Patents

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TW406476B
TW406476B TW087121933A TW87121933A TW406476B TW 406476 B TW406476 B TW 406476B TW 087121933 A TW087121933 A TW 087121933A TW 87121933 A TW87121933 A TW 87121933A TW 406476 B TW406476 B TW 406476B
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TW
Taiwan
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flip
flop
clock
output
reference clock
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Application number
TW087121933A
Other languages
English (en)
Inventor
Fumiaki Nagao
Yuji Sakai
Original Assignee
Sanyo Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Application filed by Sanyo Electric Co filed Critical Sanyo Electric Co
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Description

406478 五、發明說明（1) ------- [發明所屬的技術領域] 本發明為關於用在鎖相環路（pLL:phase L〇cke(1 Loop)之相位比較電路。 [習用的技術] 第4圖表示一般之PLL構成的方塊圖。 PLL為由相位比較器！，電荷泵（charge pump)2,低通濾 波器3，電壓控制振盪器4及分頻器5構成。相位比較器1比 較基準時脈BCK與將後述之電壓控制振盪器4的振盪時脈 0CK分頻之分頻時脈TCK的相位，而產生應於其相位差的輸 出PDU，PDD。電荷泵2具有對於輸出側供給一定電流之正的 定電流原，及由輸出側引入一定電流之負的定電流源，而為 應答於由相位比較器1輸入之比較輸出pDU，pDD對於低通濾 波器3實行充放電。低通濾波器3除去由電荷泵2輸入之輸 出PD中的交流成分以輸出應於輸出PD而變化的電壓Vc。電 壓控制振盪器4為應於經由低通濾波器3施加的電壓Vc變化 其振盪動作而產生應於電壓Vc變化之頻率的振盪時脈 0CK然後分頻器5將由電壓控制振盪器4輸入之振盪時脈〇CK 。以預定的比率分頻，將分頻時脈TCK供給於相位比較器 1 °分頻器5例如為對振盪時脈〇ck實行1/2分頻而輸出荷周 (duty)為1/2的分頻時脈TCK。 上述的PLL為應於基準時脈BCK與振盪時脈0CK的相位 差而控制電壓控制振盪器4的振盪頻率，由以保持基準時脈 BCK與振盪時脈〇CK之相位差於一定。 第5圖表示相位比較器1的構成之電路圖，第6圖表示說
五、發明說明（2) ' -- 明其動作的定時（timing)圖。 相位比較器1為由3個正反器11，12, 13及2個XOR(排他 論理和）閘14，15構成。3個正反器1112，13串聯連接構成 移位暫存器（shipt reqister)，對於第1段的正反器U之D 輸入供給以基準時脈BCK。對於第1段及第2段之正反器u， 12之T輸入供給以分頻時脈TCK，對於第3段的正反器13之， T輸入則供給分頻時脈TCK的反轉時脈。由此將基準時脈 BCK的狀態為應於分頻時脈TCK之上升的定時傳送於第1段 正反器11及第2段正反器12，而應於分頻時脈TCK之下降的 定時傳送於第3正反器13。 第1 XOR閘14之兩輸入各為連接基準時脈BCk及正反器 11之Q輸出，其論理合成輸出則當做比較輸出pDlj而供給於 電荷泵2。第2 XOR閘15之兩輸入各為連接正反器12之q輸 出及正反器13之Q輸出，其論理合成輸出則當做比較輸出 PDD而供給於電荷泵2。 以下參照第6圖說明上述相位比較器1的動作。 基準時脈BCK為應於分頻時脈TCK的上升之定時取入正 反器11。由於此，正反器11之輸出Q1對基準時脈BCK的變化 點為於分頻時脈TCK於其次上升的定時依基準時脈BCK而變 化。輸入以基準時脈BCK與輸入Q 1的X〇R閘1 4之輸出PDU於 基準時脈BCK的下降至其次之分頻時脈TCK的上升，及由基 準時脈BCK的上升至其次之分頻時脈TCK的上升之間成為低 電位，使電荷泵2之正的低電流源導通。 正反器11之輸出Q1於分頻時脈TCK之上升的定時取入
第5頁 406476
五、發明說明（4) — 時脈TCK之表示低電位期間之分為加算於比較輪 電位期間。又比較輸出PDD之高電位的期間為庳於之低 脈TCK表示高電位的期間而設定。因此必需將分 TCK之高電位期間與低電位的期間設定為相等，亦 荷周設定為1/2。由於電壓控制振盪器之振盪時脈的荷周字 不安定，因此將振盡時脈分頻以得荷周為1/2的時脈。 此發生必需將振盪頻率設定為實際於相位比較器〗由 所用分頻時脈TCK之頻率的2倍以上的問題。w …ί發：乃以提供不受振M時脈之荷周比的限制而能實 仃相位比較之相位比較器為目的。 耳 [解決課題的手段] 某為解決上述的課題，其第1特徵為對於用以檢出 時脈與振蘯時脈之相位差的相位 連接的正反器而其輸入於第1段之正上！ 二=脈的狀態為依上述振逢時脈之上— = t移位的移位暫存器，用以檢出上述基準時 狀移位暫存器之第1段正反器的輸出訊號之 ΐϊί二Λ一Λ的第1論理間，以及用以檢出上述移位 予器之第2段正反器之輸出訊號 輸出訊號的狀態為一致或不一致之二::。3段正反15之 上述第1及" 第2«w理閘，並為應答於 第1及第2淪理閛的輸出以驅動電荷泵者。 脈的ϋ，發或m成相位比較11的全部正反器只由振盪時 非為1/2時，―對於電路下的降而動作。因此於振逢時脈的荷周 T於電路的動作亦全無影響。 第7頁 310291 -iflMTfi. 五、發明說明（5) 本發明的第2特徵為對於檢出基準時脈與具有比基準 時脈之周期為短的周期之振盪時脈之相位差的相位比"較電 路，具備對於振盪時脈之丨/2周期的期間加算或減算對應於 由上述振盪時脈之上升或下降之任一方與上述基準時脈之 變化點的定時之差的期間所得的期間為維持第1極性並輸 出為第1輸出之第1檢出手段，以及以相同於上述基準時脈 之周期於上述振盪時脈之丨周期的期間為維持第2極性並將 其輸出為第2輸出的第2檢出手段，而以應答於上述第丨及第 2輸出以驅動電泵者。 依本發明則不必要將第2輸出為依據振盪時脈之1/2周 期的定時變化，而能只依振盪時脈之上升或下降之任一方 的定時使其動作。 [發明的實施形態] 第1圖表示本發明之相位比較器之第1實施形態的電路 圖，第2圖為說明其動作的定時圖。本發明之相位比較器為 對應於第4圖所示的相位比較器，為以其輸出PDU，pDD驅動 電荷泵的構成》 ’ 本實施形態的相位比較器由3個正反器21，22,23 X0R( 排他論理和）閘24，以及AND閘25構成。第1段之正反器21之 D輸入為連接基準時脈BCK，第2段之正反器22的D輸入為連 接於第1段之正反器21的Q輸出。又第3段之正反器23之D輸 入為連接於第2段之正反器22的輸出（反轉輸出）。對於 各段之正反器21，22, 23之T輸入則供給以振盪時脈〇ck。依 上述電路構成將基準時脈BCK的狀態為應答於振蘯時脈
第8頁 310291 --iMdTS----- 五、發明說明（6) OCK的上升之定時傳送於第1段之正反器2i及第2段之正反 器22，再則其反轉值為傳送於第3段之正反器23。 XOR閘24之兩個輪入各為連接於基準時脈BCK的輸入及 正反器21的Q輸出，其論理合成輸出當做比較輸出pdu供給 於電荷泵。AND閘25之兩個輪入各為連接於正反器22之Q輸 出與正反器23之Q輸出，其論理合成輸出當做比較輸出pdd 供給於電荷泵。 以下參照第2圖說明上述之相位比較器的動作。 基準時脈BCK為以振盥時脈〇CK之上升的定時取入正反 器21 °由此使正反器21之輸出qi對於基準時脈BCK的變化 點為於其次之振盪時脈OCK之上升的定時依基準時脈BCK而 變化。輪入有基準時脈BCK與輸出QJ之又01{閘24的輸出PDU 則於基準時脈BCK的下降至其次的振盪時脈〇CK的上升，及 由基準時脈之上升至其次的振盪時脈〇CK的上升之間成為 低電位，使電荷泵之正的低電流源成為導通。 正反器21的輸出Q1為以振盪時脈〇Ck之上升的定時取 入正反器22。由此使正反器22之輸出Q2成為以輸出Q1延遲 振篕時脈OCK之1周分的波形。又正反器22之輸出Q2之反轉 訊號為以振盪時脈OCK的上升定時取入正反器23。由此使 正反器23的輸出Q3成為輸出Q2之反轉訊號為延遲振盪時脈 OCK之1周分的波形。輸入有輸出Q2與輸出q3的ANI)閘25的 輸出PDD只在輸出Q2之上升至其次的q3的下降期間成為高 電位，於此使電荷泵之負的低電流源導通。 於此之比較輸出PDU為與第6圖的狀態相同，即只為對 第9頁 310291·- 406476 五、發明說明（7) 於振盪時脈0CK之1/2周期的期間加算或減算對應於基準時 脈BCK的變化點與振盪時脈〇Ck之下降之差的期間之期間為 維持於低電位°該比較輸出pDlJ成為低電位的期間於基準 時脈BCK之每1/2周期出現。一方面比較輸出pDD則由比較 輸出PDU之上升延遲振盪時脈〇CK之1周期分的定時只在分 ，時脈tck之1周期的期間成為高電位。該比較輸出pDE)成 高電位的期間為於基準時脈βα的每1周期，亦即以比較輸 出PDU表不低電位之周期的1/2周期出現。由於比較輸出 PDD維持高電位的期間為比較輸出pD[J維持低電位之期間的 加算分的2倍。因此其合計期間為與比較輸出pDU之低電位 期間的加算分的合計一致。由而能將比較輸出pDU之低電 位期間的加算分以比較輸出pDD抵消。 由以上所得之比較輸出PDU，pDD之對於電荷泵的驅動 為與第5圖相同。依本發明，AND閉25之輸出pDD只應答於振 盪時脈ock之上升的定時變化，因此不必將振盪時脈〇CK的 荷周變換為1/2。 圖第3圖表示本發明之相位比較器之第2實施形態的電路 本實施形態的相位比較器為由7個之正反器31至37, 2 個NAND閘38’39及2個娜閘40,41構成。第1正反器3kD輸 入為連接於基準時脈BCK的反轉訊號，第2正反器32之&輸入 為連接第1正反器31之*輸出（反轉輸出）α又第3正反器33 之D輸入為連接於第2正反器32之*輸出。第4正反器342D 輸入為連接於基準時脈BCK，第5正反器352D輸入為連接於 第10頁 310291.- 五、發明說明（8) 一 "一" 40C476 ' 第4正反器34之*輸出的反轉訊號。該等第1至第5正反器 31至35之T輸入各為連接於振盪時脈»由而將基準時脈 BCK的狀態為應答於振盪時脈〇cK之上升的定時順次傳送於 各正反器31至35。第6正反器36之D輸入為連接於電源電位 ，其T輪入為連接於基準時脈8(：1(之反轉信號之輸入端。第 7正反器37為與第6正反器36同樣的將D輸入連接於電源電 位，其T輸入則連接於基準時脈。 第1NAND閘38之兩個輸入各為連接於第1正反器31之〇 輸出與第6正反器36之Q輸出，第2 NAN D閘39之兩個輸入各為 連接第4正反器34之Q輪出與第7正反器37的Q輸出。第1 XOR閘40之兩個輸入各為連接於and閘38, 39的輪出，其論理 合成輸出當做比較輸出PDU供給於電荷泵。第2 x〇r閘41之 兩個輸入各為連接於第2正反器32的Q輪出與第3正反器33 的Q輸出’其論理合成輸出則當做比較輸出PDD供給於電荷 泵。 依上述的相位比較器，其第1至第5正反器31至3 5全為 依振盡時脈OCK之上升的定時而動作，因此可得與第2圖同 樣的輸出PDU，PDD。 [發明的效果] 依本發明可不必將用於相位比較的振盪時脈設定於17 2的荷周比，可直接取入振盪器的輸出。由而可將電壓控制 振盪器的振盪頻率設定較低。 [圖面的簡單說明] 第1圖表示本發明之相位比較器之第1實施形態的電路
第11頁 310291. 五、發明說明（9) 圖。 第2圖表示用以說明第1實施形態之動作的定時圖。 第3圖表示本發明之相位比較器之第2實施形態的電路 圖。 第4圖表示一般之PLL之構成的方塊圖。 第5圖表示習用之相位比較器之構成的電路圖。 第6圖表示用以說明習用之相位比較器之動作的定時 圖。 [符號的說明] 1 相位比較器 2 電荷泵 3 低通濾波器（LPF) 、 4 電壓控制振盪器（VCO) 5 分頻器 11至13, 21至23, 31至37 正反器 14,15, 24 XOR 閘 25, 40, 4 1 AND 閘 38,39 NAND閘
第12頁 310291.-

Claims (1)

  1. r--- 406476____ 六、申請專利範圍 L 一種相位比較器，為用以檢出基準時脈與振盪時脈之相 位差的相位比較電路，具備： 含有複數之亊聯連接的正反器，其輸入於第1段之 正反器之上述基準時脈的狀態為依上述振盪時脈之上 升或下降之任一方的定時而順次移位的移位暫存器； 用以檢出上述基準時脈之狀態與上述移位暫存器 之第1段正反器的輸出訊號的狀態為一致或不一致的第 1論理閘；以及 用以取出上述移位暫存器之第2段正反器的輪出訊 號的狀態與第3段正反器之輸出訊號的狀態的論理積或 論理和的第2論理閘，而以 應答於上述第1及第2論理閘之輸出以驅動電 為其特徵者。 7 2. 一種相位比較器，為用以檢出基準時脈與具有比基準時 脈之周期為短的周期的振盪時脈之相位差的相 電路，具備： 對於上述振盪時脈之1/2周期的期間加算或 應於由上述振盪時脈之上升或下降之任—方與上 :時脈之變化點的定時以差的期間所得的期間為維J 第1極性並輸出為第丨輸出之第丨檢出手段；以及、寄 以相同於上述基準時脈之周期於上述振 的期間為維持第2極性並將其輪出 ：的 2檢出手段，而以 不饰出的第 應答於上述第1及第2輸出以驅動 電荷泵為其特徵
    第14頁 310 29 1 ·-
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MM4A Annulment or lapse of patent due to non-payment of fees