JPH0681043B2 - 周波数誤差検出回路 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 時分割方向制御伝送方式におけるDPLLの制御のための周
波数誤差を検出する回路に係り、特に受信データから送
信クロックの周波数誤差を精度よく検出できる周波数誤
差検出回路に関し、 DPLL回路における位相制御の収束期間が長い場合でも、
精度よく周波数誤差を検出することができる周波数誤差
検出回路を提供することを目的とし、 マスタクロックと受信信号との周波数誤差による位相ず
れに応じてマスタクロックに対するパルスの増減を行な
って受信信号と位相同期したクロックを発生するDPLL回
路において、受信バースト信号の先頭からDPLL回路の位
相制御が収束するまでの期間を計数する収束期間計数部
と、バースト期間tbの先頭における第１の収束期間tr1
と、次のバースト期間の先頭における第２の収束期間tr
2と、第２の収束期間におけるDPLL制御回数Ndとから関
係式 によって周波数誤差Ｎを演算する演算処理部とを具えて
構成する。

〔産業上の利用分野〕

本発明は時分割方向制御伝送方式の通信装置に用いられ
るDPLL回路の評価のための周波数誤差を検出する回路に
係り、特にマスタクロックと受信データから送信クロッ
クの周波数誤差を精度よく検出できる周波数誤差検出回
路に関するものである。

時分割方向制御伝送方式（ピンポン伝送方式）の通信装
置においては、ディジタル位相同期回路（DPLL回路）を
具え、回路設定時のトレーニング期間等において、バー
スト受信ごとに相手局の信号に対してDPLLを引き込み状
態にして位相同期するとともに、１バースト期間の残り
の期間自走させて自局クロックを発生する。

〔従来の技術〕

第４図は従来の周波数誤差検出回路の構成を示したもの
である。

DPLL制御部１は、受信データ入力信号のｎ倍の周波数を
有するマスタクロックから、同一周波数で互いに逆相の
０相とπ相の２種類の基準クロックを発生する。０相と
π相の基準クロックは常にいずれか一方が選択されてｎ
分周回路２に入力されて、ｎ分周される。この分周出力
はDPLL制御部１に帰還されて、受信信号パルスの立ち上
りごとに受信信号とｎ分周回路２の出力クロックとの位
相が比較される。そして分周出力の位相が遅れている場
合には、例えばそのときまで出力されていた基準クロッ
クが０相であれば、π相に乗り換えｄ出力される。一
方、分周出力の位相が進んでいる場合には、０相からπ
相に乗り換えると同時にπ相の基準クロックパルスが１
回マスクされる。このようにして、受信信号とｎ分周回
路２の出力クロックとの位相が進み，遅れに応じてマス
タクロックのパルスの削除，挿入が行われて、受信信号
と分周出力との位相が次第に接近し、一致したとき基準
クロックの乗り換えの制御が停止される。以後DPLL制御
部１は、そのとき出力していた基準クロックを引続き出
力し、自走状態となる。ｎ分周回路２の出力は所望の内
部クロック信号として用いられる。

また、収束期間計数部３はDPLL制御部１における位相制
御の方向を監視し、制御方向が反転したことによって位
相制御の終了を判定する。これと同時に収束期間計数部
３は、受信信号バーストの先頭から位相制御の終了に至
る、DPLL制御部１における基準クロックの乗り換えの回
数を計数する。この計数結果は受信信号と内部クロック
信号との周波数誤差を示すものである。

このように従来、この種装置における周波数誤差の検出
は１バースト周期における自走期間中の周波数誤差に対
して行われるようになっていた。

しかしながらこのようにして検出される誤差値は、収束
期間における周波数変動分を含まないものであり、従っ
て周波数誤差を正確に表すものではない。

〔発明が解決しようとする問題点〕

このように従来の周波数誤差検出回路においては、検出
される周波数誤差出力は受信信号と内部クロックとの周
波数誤差を正しく表すものでなく、特に収束期間が長い
場合精度の劣化が著しい。そのため発生するクロック周
波数の精度が低く、従って時分割方向制御伝送方式によ
るデータの送受信が円滑に行われなくなる場合が生じる
という問題があった。

本発明はDPLL回路における位相制御の収束期間が長い場
合でも、精度よく周波数誤差を検出することができる周
波数誤差検出回路を提供することを目的とするものであ
る。

尚、本発明において、収束期間とは各バーストでDPLLの
位相制御開始から位相差が無くなるまでの期間をいう。
またDPLLの制御回数とはパルスの位相差が無くなるまで
のパルスの挿入，削除を行った回数をいう。

〔問題点を解決するための手段〕

第１図は本発明の原理的構成を説明するものである。

11はディジタル位相同期回路（DPLL回路）であって周知
の構成を有し、マスタクロックと受信信号との周波数誤
差による位相ずれに応じてマスタクロックに対してパル
スを増減させて受信信号と位相同期させる制御を行っ
て、自局クロックを発生するものである。

３は収束期間計数部であって、受信バースト信号の先頭
からDPLL回路11の位相制御が収束するまでの期間を計数
するものである。

４は演算処理部であって、バースト期間tbの先頭におけ
る第１の収束期間tr1と、次のバースト期間の先頭にお
ける第２の収束期間tr2と、第２の収束期間におけるDPL
L制御回数Ndとから次の関係式 に基づいて周波数誤差Ｎを演算して出力するものであ
る。従って、本発明の構成は以下に示す通りである。即
ち、マスタクロックと受信信号との周波数誤差による位
相ずれに応じてマスタクロックに対するパルスの増減を
行って受信信号と位相同期したクロックを発生するDPLL
回路（11）において、 受信バースト信号の先頭からDPLL回路の位相制御が収束
するまでの期間を計数する収束期間計数部（３）と、 バースト期間（tb）の先頭における第１の収束期間（tr
1）と、次のバースト期間の先頭における第２の収束期
間（tr2）と、該第２の収束期間におけるDPLL回路の制
御回数（Nd）とから関係式 によって周波数誤差（Ｎ）を演算する演算処理部（４）
とを具えることを特徴とする周波数誤差検出回路として
の構成を有する。

〔作 用〕

受信バースト信号の先頭からに位相制御動作が開始され
て収束期間tr1で収束し、次のバースト期間の先頭から
再び位相制御動作が開始されて収束期間tr2で収束した
場合に、第２の収束期間におけるDPLL制御回数Ndに係数
ｋを乗算して周波数誤差Ｎを演算処理によって求める
が、この際の係数ｋとして を用いることによって、収束期間が長い場合でも精度よ
く周波数誤差を求めることができるようになる。

〔実施例〕

第２図は本発明の一実施例の構成を示す図であって、第
４図における同じ部分を同じ番号で示し、４は演算処理
部である。

第２図の回路においてDPLL制御部１とｎ分周回路２と
は、第４図について説明したのと同様に動作して、受信
データ入力との位相の遅れ，進みに応じて０相，π相の
基準クロックの乗り換えを行って、ｎ分周回路２からク
ロック出力を発生する。収束期間計数部３は受信バース
ト信号の先頭からDPLL制御部１における位相制御の終了
に至る期間の基準クロックの乗り換えの回数を計数し、
計数結果を受信信号と内部クロック信号との周波数誤差
を示す誤差データとして出力する。

第３図は本発明による周波数誤差（Ｎ）の検出を説明し
たものである。回線設定時における装置立ち上げ時等に
おいて、最初バーストの先頭からDPLLの制御を、分周ク
ロックの受信信号に対する位相制御が収束するまで行
い、収束期間計数部３において求められた収束期間をtr
1とする。位相関係が安定後は次のバーストの先頭まで
自走を行い、次のバーストの先頭において再び位相制御
が収束するまでDPLLの制御を行って、収束期間計数部３
において求められた収束期間をtr2とするとともに、こ
のときのDPLL制御部１におけるDPLL制御回数、すなわち
基準クロックの乗り換え回数Ndを求める。これによって
求められたDPLL制御回数Ndは前述のように誤差を含むも
のであり、これに位相精度誤差係数ｋを乗算したもの
が、正確な１バースト期間の周波数誤差となる。すなわ
ち１バースト期間tbの周波数誤差Ｎは、次式によっで求
められる。

ここで（１）式の導出過程を説明する。

第１のバーストの収束期間をtr1、第２のバーストの収
束期間をtr2、第２の収束期間のDPLL制御回数をNd、バ
ースト期間をtbとした場合、第２の収束期間のDPLL制御
回数Ndは、第１のバーストの自走期間（tb−tr1）と第
２のバーストの収束期間（tr2）の周波数誤差を含むた
め、１バースト当たりの周波数誤差Ｎは となる。

DPLL制御の初期状態の位相差は不定であるが、バースト
毎の制御を繰り返すことにより（tr1≒tr2）となるか
ら、ＮとNdとの誤差も少なくなる。（ｋ≒１） 短いバースト数で周波数誤差の算出を行うと（tr1≠tr
2）になるためNdの誤差が大きくなる。

(1)初期バーストでの収束期間が定常状態の収束期間よ
り短い場合、自走期間が長くなるため第２の収束期間の
Ndは大きくなる。

この場合（tr1＜tr2）なので（ｋ＜１）となりＮを補正
する。

(2)初期バーストでの収束期間が定常状態の収束期間よ
り長い場合、自走期間が短くなるため第２の収束期間の
Ndは小さくなる。

この場合（tr1＞tr2）なので（ｋ＞１）となりＮを補正
する。

演算処理部４は、（１）式により演算処理を行って周波
数誤差Ｎを求めて誤差データとして出力する。

第３図に示されるように、DPLL制御初期においては位相
誤差が大きい場合があり、このようなときは最初の収束
期間tr1が長いため、１バースト期間における自走期間
が短くなって自走誤差を含むものとなり、次の収束期間
において求めたDPLL制御回数Ndをそのまま周波数誤差と
して用いると、周波数の補正が不正確になる恐れがあ
る。しかしながら本発明では（１）式によってこの期間
を考慮して１バースト期間の周波数誤差Ｎを求めるの
で、正確な誤差データが得られ、時分割制御伝送方式に
おいて安定な送受信が行われるようになる。

〔発明の効果〕

以上説明したように本発明によれば、受信バースト信号
の先頭から位相制御動作が収束するまでの収束期間を連
続する２バースト期間について求め、両収束期間とバー
スト期間との和をバースト期間で除算して得られた係数
をDPLL制御回数に乗算して周波数誤差を求めるようにし
たので、初期状態等において収束期間が長い場合でも、
精度よく周波数誤差を求めることができるようになる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、 第２図は本発明の一実施例の構成を示す図、 第３図は本発明による周波数誤差の検出を説明する図、 第４図は従来の周波数誤差検出回路を示す図である。 １……DPLL制御部 ２……ｎ分周部 ３……収束期間係数部 ４……演算処理部 11……DPLL回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】マスタクロックと受信信号との周波数誤差
   による位相ずれに応じてマスタクロックに対するパルス
   の増減を行って受信信号と位相同期したクロックを発生
   するDPLL回路において、 受信バースト信号の先頭からDPLL回路の位相制御が収束
   するまでの期間を計数する収束期間計数部と、 バースト期間（tb）の先頭における第１の収束期間（tr
   1）と、次のバースト期間の先頭における第２の収束期
   間（tr2）と、該第２の収束期間におけるDPLL回路の制
   御回数（Nd）とから関係式 によって周波数誤差（Ｎ）を演算する演算処理部とを具
   えることを特徴とする周波数誤差検出回路。