JPS60132448A - デ−タ速度自動検出方式 - Google Patents
デ−タ速度自動検出方式Info
- Publication number
- JPS60132448A JPS60132448A JP58241320A JP24132083A JPS60132448A JP S60132448 A JPS60132448 A JP S60132448A JP 58241320 A JP58241320 A JP 58241320A JP 24132083 A JP24132083 A JP 24132083A JP S60132448 A JPS60132448 A JP S60132448A
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- JP
- Japan
- Prior art keywords
- data
- signal
- register
- interface device
- start signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、データ端末をディジタル交換機等に接続され
るディジタル内線に収容する為のディジタルインタフェ
ース装置におけるデータ速度自動検出方式に関する。
るディジタル内線に収容する為のディジタルインタフェ
ース装置におけるデータ速度自動検出方式に関する。
（２）従来技術と問題点
従来、データ送信側のディジタルインタフェース装置で
同期データ端末の信号を一定ヒット数毎に分割し、それ
ぞれにスタート信号ヒントをイ］加して一つのデータと
し、より高速のデータリンクにのせ、データ受信側のデ
ィジタルインタフェース装置では、スタート信号ヒント
に伴なうデータを受信し、データ端末のデータ速度で端
末側にデータを送出するデータ転送方式（以下この方式
を調歩化同期方式と呼ぶ）が採用され一ζいるが、以下
に、調歩化同期方式の従来提案される例を第１図を用い
て説明する。
同期データ端末の信号を一定ヒット数毎に分割し、それ
ぞれにスタート信号ヒントをイ］加して一つのデータと
し、より高速のデータリンクにのせ、データ受信側のデ
ィジタルインタフェース装置では、スタート信号ヒント
に伴なうデータを受信し、データ端末のデータ速度で端
末側にデータを送出するデータ転送方式（以下この方式
を調歩化同期方式と呼ぶ）が採用され一ζいるが、以下
に、調歩化同期方式の従来提案される例を第１図を用い
て説明する。
第１図において、Ｄ’ＦＥはデータ端末であり、例えば
、ＣＣＩ ′ｒｉ”勧告基準のＶ２４のインタフェース
をもっている。ディジタルインタフェース装置ＤＩＦ中
のＬＶはレヘル変換部であり信号のレヘル変換を行なう
部分、Ｒｉ（ｉ＝１〜１０）は、データ端末のデータ信
号と、ディジタル内線のデータ信号の変換を行なう為の
レジスタである。又、Ｄ／Ｒはディジタル内線に信号を
送出し、また、ディジタル内線から信号を受信する為の
ドライバ／レシーバであり、更に、ＴＧは、ディジタル
内線からの受信信号より、各種タイミングを発生する。
、ＣＣＩ ′ｒｉ”勧告基準のＶ２４のインタフェース
をもっている。ディジタルインタフェース装置ＤＩＦ中
のＬＶはレヘル変換部であり信号のレヘル変換を行なう
部分、Ｒｉ（ｉ＝１〜１０）は、データ端末のデータ信
号と、ディジタル内線のデータ信号の変換を行なう為の
レジスタである。又、Ｄ／Ｒはディジタル内線に信号を
送出し、また、ディジタル内線から信号を受信する為の
ドライバ／レシーバであり、更に、ＴＧは、ディジタル
内線からの受信信号より、各種タイミングを発生する。
タイミング発生回路である。又、Ｆｊ、Ｆ２はフラグ、
ＤＩＶは微分信号発生回路、Ｇはオアゲート、ＳＥＬは
セレクタである。
ＤＩＶは微分信号発生回路、Ｇはオアゲート、ＳＥＬは
セレクタである。
次に、上記ディジタルインタフェース装置ＤＩＦの動作
について説明する。
について説明する。
まず、送信側について述べる。
データ端末ＤＴＥよりの送信データは、データ速度ｔで
レジスタＲ６にシリアルに受信される。
レジスタＲ６にシリアルに受信される。
セント信号−１ｊ／８によりレジスタＲ６の内容がレジ
スタＲ７にセットされレジスタＲ７の内容は４８ ｋ
ｂ ／ ｓでレジスタＲ１に送られる。この際、レジス
タＲ７の先頭には、１，０のピントがセットされ、又、
レジスタＲ７のデータがシフトアウトされた後は、１が
ロードされる為、レジスタＲ７はレジスタＲ６からレジ
スタＲ７へのデータセットが行なわれる毎に、０を前に
イ」けたデータ端末からの喪信データ（８ビツト）を送
出し、それ以外はｌを送出することになる。
スタＲ７にセットされレジスタＲ７の内容は４８ ｋ
ｂ ／ ｓでレジスタＲ１に送られる。この際、レジス
タＲ７の先頭には、１，０のピントがセットされ、又、
レジスタＲ７のデータがシフトアウトされた後は、１が
ロードされる為、レジスタＲ７はレジスタＲ６からレジ
スタＲ７へのデータセットが行なわれる毎に、０を前に
イ」けたデータ端末からの喪信データ（８ビツト）を送
出し、それ以外はｌを送出することになる。
レジスタＲ７の出力を第２図に示す。
レジスタＲ７より送出されるデータは、レジスタＲ１に
シリアルに受信される。そして、６ビツト受信時にタイ
ミング発生回路Ｔ Ｇより発生ずるセント信号（８ＫＩ
ｌｚ）によりレジスタＲ２にセントされる。この際、Ｒ
３情報もキャリア情報としそ、レジスタＲ２にセットさ
れる。このレジスタＲ２にセットされた情報は、６４
Ｋ ｌｌｚのクロックでシフトされ、この信号がドライ
バ／レシーバＤ／Ｒを経由して、ディジタル内線に送出
される。
シリアルに受信される。そして、６ビツト受信時にタイ
ミング発生回路Ｔ Ｇより発生ずるセント信号（８ＫＩ
ｌｚ）によりレジスタＲ２にセントされる。この際、Ｒ
３情報もキャリア情報としそ、レジスタＲ２にセットさ
れる。このレジスタＲ２にセットされた情報は、６４
Ｋ ｌｌｚのクロックでシフトされ、この信号がドライ
バ／レシーバＤ／Ｒを経由して、ディジタル内線に送出
される。
次に受信側について述べる。
ディジタル内線よりドライバ／レシーバＤ／Ｔ？経由で
受信したデータ信号は、６４ ｋ ｂ ／ ｓの速さで
、レジスタＲ３にシリアルに受信される。この信号はレ
ジスタＲ３に８ビツト受信される毎にタイミング発生回
路ＴＧからの前記セント信号（８ＫｌＩｚ）でレジスタ
Ｒ４，及びＲ５にセットされる。そして、レジスタＲ４
の情報を−４８Ｋ ｌｌｚのクロックに合わせてビット
シリアルにレジスタＲ８へ送出する。
受信したデータ信号は、６４ ｋ ｂ ／ ｓの速さで
、レジスタＲ３にシリアルに受信される。この信号はレ
ジスタＲ３に８ビツト受信される毎にタイミング発生回
路ＴＧからの前記セント信号（８ＫｌＩｚ）でレジスタ
Ｒ４，及びＲ５にセットされる。そして、レジスタＲ４
の情報を−４８Ｋ ｌｌｚのクロックに合わせてビット
シリアルにレジスタＲ８へ送出する。
又、レジスタＲ５の情報をキャリア検出情報（ＣＤ）と
してデータ端末側に送出する。レジスタＲ４の送出する
ビット列（レジスタＲ７の出力１即ち第２図と同様）は
レジスタＲ８にシリアルに受信される。そして、レジス
タＲ８のｄヒツトの位置に、前述の有効データ（８ビッ
ト）の前につけられた０かシフトされてくると、レジス
タＲ８の内容がレジスタＲ９にセントされ、又、フラグ
Ｆ１が、セットされる。更に微分信号発生回路ＤＩＶは
フラグＦ１の出力から微分信号を作り出し、これにより
レジスタＲ８の値を全てｌにセットする。これは、有効
データ中の０ヒツトで今と同様なレジスタＲ８からレジ
スタＲ９へのセットが、行なわれないようにする為であ
る。
してデータ端末側に送出する。レジスタＲ４の送出する
ビット列（レジスタＲ７の出力１即ち第２図と同様）は
レジスタＲ８にシリアルに受信される。そして、レジス
タＲ８のｄヒツトの位置に、前述の有効データ（８ビッ
ト）の前につけられた０かシフトされてくると、レジス
タＲ８の内容がレジスタＲ９にセントされ、又、フラグ
Ｆ１が、セットされる。更に微分信号発生回路ＤＩＶは
フラグＦ１の出力から微分信号を作り出し、これにより
レジスタＲ８の値を全てｌにセットする。これは、有効
データ中の０ヒツトで今と同様なレジスタＲ８からレジ
スタＲ９へのセットが、行なわれないようにする為であ
る。
更に、レジスタＲ９のデータは、セレクタＳＥＬで選択
されているセット信号ｔ／８又はｔ／８でレジスタＲＩ
Ｏにセットされ所定のデータ速度ｔによりデータ端末に
出力される。尚、セット信号を選択しているのは、レジ
スタＲ８からＲ９へのセットと、レジスタＲ９からＲＩ
Ｏへのセット時期がほぼ等しいと、データの欠は又は、
重複が生じるので、これをさける為、このような事態が
生じた場合、レジスタＲ９からＲＩＯへのセット信号を
、Ｉ８０°位相をずらした信号に変えられるようにする
為である。そして、これを実現するのが、オアゲートＧ
１７ラグＦ２である。即ち、フラグＦ１のリセット状態
でセット信号が発生すると、フラグＦ１の値を反転させ
、これにより、セレクタＳＥＬの出力を変えているので
ある。
されているセット信号ｔ／８又はｔ／８でレジスタＲＩ
Ｏにセットされ所定のデータ速度ｔによりデータ端末に
出力される。尚、セット信号を選択しているのは、レジ
スタＲ８からＲ９へのセットと、レジスタＲ９からＲＩ
Ｏへのセット時期がほぼ等しいと、データの欠は又は、
重複が生じるので、これをさける為、このような事態が
生じた場合、レジスタＲ９からＲＩＯへのセット信号を
、Ｉ８０°位相をずらした信号に変えられるようにする
為である。そして、これを実現するのが、オアゲートＧ
１７ラグＦ２である。即ち、フラグＦ１のリセット状態
でセット信号が発生すると、フラグＦ１の値を反転させ
、これにより、セレクタＳＥＬの出力を変えているので
ある。
しかし、上記調歩化同期方式では、データ端末のデータ
速度を自動検出することはできなかった。
速度を自動検出することはできなかった。
（３）発明の目的
本発明の目的は、調歩化同期方式のデータ転送において
、相手データ端末のデータ速度を検出可能とすることに
ある。
、相手データ端末のデータ速度を検出可能とすることに
ある。
（４）発明の構成
上記目的を達成するために、本発明は、同期データ端末
から受信したデータをディジタル内線に送出するデータ
リンクに常時は、ある設定値（０又はｌ）を送出し、デ
ータ端末から一定のヒント数だけデータを受信する毎に
前記データリンクに対して、前記設定値の反転値をスタ
ー１・信号とし−Ｃ１一定ビット送出し、それに引続き
、前記データ端末よりの受信データを送出する手段と、
通信相手のインタフェース装置からデータが送出されて
くるデータリンクから、前記スタート信号を検出し、そ
れに引続く前記一定ビツト数のデータを抽出し、そのデ
ータをデータ端末にデータ端末の速度に合わせて送出す
る手段をもつインタフェース装置において、通信相手の
インタフェース装置からくるスター目言号の間隔を検出
する手段を備え、その検出結果によりインタフェース装
置のデータ速度を設定することを特徴とする。
から受信したデータをディジタル内線に送出するデータ
リンクに常時は、ある設定値（０又はｌ）を送出し、デ
ータ端末から一定のヒント数だけデータを受信する毎に
前記データリンクに対して、前記設定値の反転値をスタ
ー１・信号とし−Ｃ１一定ビット送出し、それに引続き
、前記データ端末よりの受信データを送出する手段と、
通信相手のインタフェース装置からデータが送出されて
くるデータリンクから、前記スタート信号を検出し、そ
れに引続く前記一定ビツト数のデータを抽出し、そのデ
ータをデータ端末にデータ端末の速度に合わせて送出す
る手段をもつインタフェース装置において、通信相手の
インタフェース装置からくるスター目言号の間隔を検出
する手段を備え、その検出結果によりインタフェース装
置のデータ速度を設定することを特徴とする。
（５）発明の実施例
以下、本発明を実施例をもとに詳細に説明する。
本発明の実施例を第３図に示す。
第３図において、従来のディジタルインタフェース装置
ＤＩＦ部より異なる点は、タイミング発生回路Ｔｄ′が
２種類のデータ速度（ここでは、ｔ １ ＝ １４．４
ｋ ｂ ／ ｓ 、 ｔλ＝ １９．２ ｋ ｂ ／
ｓを想定する）の為のタイミング発生を行なう点と、
その２種類のタイミングから発着のモード及び、スター
１・信号の発生間隔により一方を選択するタイミング選
択回路Ｔ −Ｓ Ｅ Ｌを設けた点である。
ＤＩＦ部より異なる点は、タイミング発生回路Ｔｄ′が
２種類のデータ速度（ここでは、ｔ １ ＝ １４．４
ｋ ｂ ／ ｓ 、 ｔλ＝ １９．２ ｋ ｂ ／
ｓを想定する）の為のタイミング発生を行なう点と、
その２種類のタイミングから発着のモード及び、スター
１・信号の発生間隔により一方を選択するタイミング選
択回路Ｔ −Ｓ Ｅ Ｌを設けた点である。
第４図はタイミング選択回路Ｔ−３ＥＬの実施例を示す
。
。
第４図でＧｉ （ｉ＝１〜１４）はゲート ｐ １／。
Ｆｚ′はフリップフロップ、ＣＮＴはカウンタであり次
のような動作をする。
のような動作をする。
スタート信号がカウンタＣＮＴに与えられると、カウン
タＣＮＴの値がクリアされ、４８ ｋ Ｉｌｚを改めて
４数しはじめる。そして第５図に示すような信号Ａ、Ｂ
を発生する。
タＣＮＴの値がクリアされ、４８ ｋ Ｉｌｚを改めて
４数しはじめる。そして第５図に示すような信号Ａ、Ｂ
を発生する。
次にタイミング選択回路１” −Ｓ ＩＥ Ｌの動作に
ついて説明する。
ついて説明する。
まず、発信側はモード信号をα−ｉ、 ４１Ｔ＝ｏ又は
α−０，β−１に設定し、タイミングとしてｔ１系又は
ｔ２系を選択し、出力する。
α−０，β−１に設定し、タイミングとしてｔ１系又は
ｔ２系を選択し、出力する。
次に、着信系では、モート信号をα＝１．β−■に設定
する。これにより、スタート信号を受ける毎にカンタＣ
Ｎ ′ｒはリセットされるが第５図に示すように発信側
のデータ速度が、１９．２ｋｂ／Ｓの場合は、スタート
信号（０）とカウンタＣＮＴの信号ＡのオアがＯどなり
フラグＦｚ′がセットされｔ２系のタイミングが出力さ
れる。
する。これにより、スタート信号を受ける毎にカンタＣ
Ｎ ′ｒはリセットされるが第５図に示すように発信側
のデータ速度が、１９．２ｋｂ／Ｓの場合は、スタート
信号（０）とカウンタＣＮＴの信号ＡのオアがＯどなり
フラグＦｚ′がセットされｔ２系のタイミングが出力さ
れる。
又、発信側のデータ速度が１４．４ ｋ ｂ ／ ｓの
場合は、スター１・信号（０）とカウンタＣＮ ”「の
信号Ｂのオアが０となりフラグＦ４ ’がセットされｔ
１系のタイミングが出力されることになる。
場合は、スター１・信号（０）とカウンタＣＮ ”「の
信号Ｂのオアが０となりフラグＦ４ ’がセットされｔ
１系のタイミングが出力されることになる。
従って、タイミング選択回路Ｔ−３ＥＬにより発信側の
データ速度を検出し、タイミングを選択することができ
る。
データ速度を検出し、タイミングを選択することができ
る。
尚、データ速度の切替は、まず、フラグＦ１１及びＦ２
′が共にセン１〜され、これによりゲ−１・Ｇ１４より
リセット信号がフラグＦ、Ｊ、Ｆ−ＬＬに出され一旦フ
ラグＦ１’、Ｆ、’がリセットすることにより行なわれ
る。
′が共にセン１〜され、これによりゲ−１・Ｇ１４より
リセット信号がフラグＦ、Ｊ、Ｆ−ＬＬに出され一旦フ
ラグＦ１’、Ｆ、’がリセットすることにより行なわれ
る。
本発明の実施例では発信側のデータ速度を着信側で自動
的に検出し、タイミングを設定して通信を行なえるとい
う効果がある。
的に検出し、タイミングを設定して通信を行なえるとい
う効果がある。
尚、本実施例では、データ速度を２種類としたが、３種
類以上としても上記と同様に実現できるのは明らかであ
る。
類以上としても上記と同様に実現できるのは明らかであ
る。
又、本実施例では、ハード的にスタート信号の間隔を検
出しているが、マイクロプロセツサ等によりスタート信
号の間隔をスキャンし、データ速度を設定できることも
明らかである。
出しているが、マイクロプロセツサ等によりスタート信
号の間隔をスキャンし、データ速度を設定できることも
明らかである。
（６）発明の効果
本発明によれば、発側のデータ速度に合わせて、着側の
データ速度を自動的に変えることができるので、通信範
囲が広がるという効果がある。
データ速度を自動的に変えることができるので、通信範
囲が広がるという効果がある。
第１図は従来のディジタルインタフェース装置の構成図
、第２図はディジタル内線への送出信号例を示す図、第
３図は本発明に係るディジタルインタフェース装置の実
施例構成図、第４図は第３図のタイミング選択回路の一
実施例構成図、第５図は、第４図のカウンタの動作説明
図である。 図において、 Ｒ１〜Ｒ：Ｌｏ：レジスタ Ｄ／Ｒ：ドライハ／レシーバ ＴＧ’ ：タイミング発生回路 ＤＩＶ ：微分信号発生回路 Ｆｌ・ Ｆ２：フラグ ｉ” −Ｓ Ｅ Ｌ ：タイミング選択回路□・８ 冒
：１
、第２図はディジタル内線への送出信号例を示す図、第
３図は本発明に係るディジタルインタフェース装置の実
施例構成図、第４図は第３図のタイミング選択回路の一
実施例構成図、第５図は、第４図のカウンタの動作説明
図である。 図において、 Ｒ１〜Ｒ：Ｌｏ：レジスタ Ｄ／Ｒ：ドライハ／レシーバ ＴＧ’ ：タイミング発生回路 ＤＩＶ ：微分信号発生回路 Ｆｌ・ Ｆ２：フラグ ｉ” −Ｓ Ｅ Ｌ ：タイミング選択回路□・８ 冒
：１
Claims (1)
- 同期データ端末から受信したデータをディジタル内線に
送出するデータリンクに常時は、ある設定値（０又は１
）を送出し、データ端末から一定のピント数だけデータ
を受信する毎に前記データリンクに対して、前記設定値
の反転値をスフ−１・信号として、一定ビン１〜送出し
、それに引続き、前記データ端末よりの受信データを送
出する手段と、通信相手のインタフェース装置からデー
タが送出されてくるデータリンクから、前記スタート信
号を検出し、それに引続く前記一定ビツト数のデータを
抽出し、そのデータをデータ端末にデータ端末の速度に
合わせて送出する手段をもつディジタルインタフェース
装置において、通信相手のインタフェース装置からくる
スタート信号の間隔を検出する手段を備え、その検出結
果によりインタフェース装置のデータ速度を設定するこ
とを特徴とするデータ速度自動検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241320A JPS60132448A (ja) | 1983-12-21 | 1983-12-21 | デ−タ速度自動検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241320A JPS60132448A (ja) | 1983-12-21 | 1983-12-21 | デ−タ速度自動検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132448A true JPS60132448A (ja) | 1985-07-15 |
Family
ID=17072536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241320A Pending JPS60132448A (ja) | 1983-12-21 | 1983-12-21 | デ−タ速度自動検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01252046A (ja) * | 1988-03-31 | 1989-10-06 | Nec Corp | リンクレイヤ制御方式 |
| US6529548B1 (en) | 1999-03-25 | 2003-03-04 | Nec Corporation | Device and method for detecting data communication property |
-
1983
- 1983-12-21 JP JP58241320A patent/JPS60132448A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01252046A (ja) * | 1988-03-31 | 1989-10-06 | Nec Corp | リンクレイヤ制御方式 |
| US6529548B1 (en) | 1999-03-25 | 2003-03-04 | Nec Corporation | Device and method for detecting data communication property |
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