JPS63164729A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS63164729A JPS63164729A JP31223786A JP31223786A JPS63164729A JP S63164729 A JPS63164729 A JP S63164729A JP 31223786 A JP31223786 A JP 31223786A JP 31223786 A JP31223786 A JP 31223786A JP S63164729 A JPS63164729 A JP S63164729A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- data
- error correction
- enable code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 17
- 238000006243 chemical reaction Methods 0.000 claims abstract description 9
- 238000013500 data storage Methods 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 238000007493 shaping process Methods 0.000 abstract description 5
- 238000003786 synthesis reaction Methods 0.000 abstract description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、エラー訂正可能なコードを送出するデータ伝
送装置に関するものである。
送装置に関するものである。
従来の技術
従来のデータ伝送装置は、エラー訂正可能コードをソフ
トウェア等により発生させ、エラー訂正可能コードを含
めて送出バッファメモリーに記憶させていた。
トウェア等により発生させ、エラー訂正可能コードを含
めて送出バッファメモリーに記憶させていた。
発明が解決しようとする問題点
このような従来の方法では、４ビットのデータの記憶に
８ビットを必要とし、さらに変換時間のために処理速度
が低下する欠点があった。
８ビットを必要とし、さらに変換時間のために処理速度
が低下する欠点があった。
本発明は少ない記憶容量の記憶装置でも処理可能で、か
つ変換時間の短縮化が可能なデータ伝送装置を提供する
ことを目的とする。
つ変換時間の短縮化が可能なデータ伝送装置を提供する
ことを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するため、クロック同期信号
発生手段と、フレーム同期信号発生手段と、エラー訂正
可能コードを含むコードに変換する手段とを設け、訂正
可能コードを付加する必要がないクロックやフレーム同
期信号の伝送後は、４ビット毎に変換を行って８ビット
の信号として送出する構成となっている。
発生手段と、フレーム同期信号発生手段と、エラー訂正
可能コードを含むコードに変換する手段とを設け、訂正
可能コードを付加する必要がないクロックやフレーム同
期信号の伝送後は、４ビット毎に変換を行って８ビット
の信号として送出する構成となっている。
作 用
本発明は上記した構成により、エラー訂正可能コードを
送出する時に変換回路により付加し、効率の良いデータ
送出を可能とするものである。
送出する時に変換回路により付加し、効率の良いデータ
送出を可能とするものである。
実施例
第１図は本発明のデータ伝送装置の一実施例を示すブロ
ック図である。第１図において、１はビット毎の同期の
為のクロック信号を発生するクロック発生回路、２は８
ビット毎の同期の為のフレーム同期信号を発生するフレ
ーム同期信号発生回路、３は４ビットの送出データを記
憶する送出データ記憶部、４は４ビット毎の送出データ
を８ビットの訂正コード付きデータに変換する変換回路
、５は合成回路、６は切替タイミング信号発生回路、７
は波形整形回路、８は出力端子をそれぞれ示している。
ック図である。第１図において、１はビット毎の同期の
為のクロック信号を発生するクロック発生回路、２は８
ビット毎の同期の為のフレーム同期信号を発生するフレ
ーム同期信号発生回路、３は４ビットの送出データを記
憶する送出データ記憶部、４は４ビット毎の送出データ
を８ビットの訂正コード付きデータに変換する変換回路
、５は合成回路、６は切替タイミング信号発生回路、７
は波形整形回路、８は出力端子をそれぞれ示している。
第２図は本実施例を詳細に説明するためのタイミングチ
ャートで、各部の信号及びタイミングを示すものである
。第２図において、ａはビット毎の同期の為のクロック
信号、ｂは８ビット毎の同期の為のフレーム同期信号、
Ｃは送出データの記憶部３からの出力信号、ｄは８ビッ
トの訂正コード付きデータに変換された信号、ｅは合成
された信号、ｆは波形整形された信号をそれぞれ示して
いる。従来例では、ｅ合成された信号ｅが記憶部に記憶
され波形整形部に出力されていた。
ャートで、各部の信号及びタイミングを示すものである
。第２図において、ａはビット毎の同期の為のクロック
信号、ｂは８ビット毎の同期の為のフレーム同期信号、
Ｃは送出データの記憶部３からの出力信号、ｄは８ビッ
トの訂正コード付きデータに変換された信号、ｅは合成
された信号、ｆは波形整形された信号をそれぞれ示して
いる。従来例では、ｅ合成された信号ｅが記憶部に記憶
され波形整形部に出力されていた。
第１図において、クロック発生回路１からの出力と、フ
レーム同期信号発生回路２のフレーム同期信号すは加工
をせずにそのままのデータとして合成回路６に加えられ
る。送出データ記憶部３からはデータを前記クロック及
びフレーム同期信号の半分の送出速度で出力し、変換回
路４により８ビットのエラー訂正可能コードが付加され
た後は同一の伝送速度として合成回路５に加える。これ
ら３種類の信号はタイミング切替信号発生回路６からの
信号により切替られる。こうして得られた信号は波形整
形回路７に加えられて高調波成分を除去して出力端子８
から出力する。
レーム同期信号発生回路２のフレーム同期信号すは加工
をせずにそのままのデータとして合成回路６に加えられ
る。送出データ記憶部３からはデータを前記クロック及
びフレーム同期信号の半分の送出速度で出力し、変換回
路４により８ビットのエラー訂正可能コードが付加され
た後は同一の伝送速度として合成回路５に加える。これ
ら３種類の信号はタイミング切替信号発生回路６からの
信号により切替られる。こうして得られた信号は波形整
形回路７に加えられて高調波成分を除去して出力端子８
から出力する。
以上のように本実施例によれば、送出データ記憶部３の
記憶容量を小さいものでも対応できるようにするととも
に、変換時間を短縮することができ、効率よくエラー訂
正可能コードを付加した信号を発生させることができる
。
記憶容量を小さいものでも対応できるようにするととも
に、変換時間を短縮することができ、効率よくエラー訂
正可能コードを付加した信号を発生させることができる
。
発明の効果
以上述べてきたように、本発明によれば、きわめて簡易
な回路構成で、効率良くエラー訂正可能コードを付加し
た信号を発生させることができきわめて有用である。
な回路構成で、効率良くエラー訂正可能コードを付加し
た信号を発生させることができきわめて有用である。
第１図は本発明の一実施例におけるデータ伝送装置を示
すブロック図、第２図は本実施例を詳細に説明するため
の各部の信号あるいはタイミングを示すタイミングチャ
ートである。 １・・・・・・クロック信号発生回路、２・・・・・・
フレーム同期信号発生回路、３・・・・・・送出データ
記憶部、４・・・・・・エラー訂正コード発生部、５・
・・・・・切替回路、６・・・・・・タイミング信号発
生部、７・・・・・・波形整形回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名−Ｎ
Ｖ＼Ｊ１＋ン
すブロック図、第２図は本実施例を詳細に説明するため
の各部の信号あるいはタイミングを示すタイミングチャ
ートである。 １・・・・・・クロック信号発生回路、２・・・・・・
フレーム同期信号発生回路、３・・・・・・送出データ
記憶部、４・・・・・・エラー訂正コード発生部、５・
・・・・・切替回路、６・・・・・・タイミング信号発
生部、７・・・・・・波形整形回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名−Ｎ
Ｖ＼Ｊ１＋ン
Claims (1)
- ２値化されたデータを伝送する装置であって、ビット同
期信号を発生する手段と、８ビット毎の同期をとるため
のフレーム同期信号を発生する手段と、記憶されている
４ビット毎のデータを８ビットのエラー訂正可能コード
を含むコードに変換する手段とを有し、前記ビット同期
信号と前記フレーム同期信号を伝送後は４ビット毎に変
換を行って８ビットの信号として送出することを特徴と
したデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31223786A JPS63164729A (ja) | 1986-12-26 | 1986-12-26 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31223786A JPS63164729A (ja) | 1986-12-26 | 1986-12-26 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164729A true JPS63164729A (ja) | 1988-07-08 |
Family
ID=18026823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31223786A Pending JPS63164729A (ja) | 1986-12-26 | 1986-12-26 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164729A (ja) |
-
1986
- 1986-12-26 JP JP31223786A patent/JPS63164729A/ja active Pending
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