JPH05173956A - データ幅変換装置 - Google Patents
データ幅変換装置Info
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- JPH05173956A JPH05173956A JP6188391A JP6188391A JPH05173956A JP H05173956 A JPH05173956 A JP H05173956A JP 6188391 A JP6188391 A JP 6188391A JP 6188391 A JP6188391 A JP 6188391A JP H05173956 A JPH05173956 A JP H05173956A
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Abstract
(57)【要約】
【目的】 シフトレジスタのシリアル入力及びパラレル
出力を利用して配線の量の最小化及びシフトレジスタの
制御信号を同一の信号を用いて簡単化する。 【構成】 読み出し専用記憶装置(ＲＯＭ)１からの入力
に対して複数段のフリップフロップのシフトレジスタ10
を設け、各フリップフロップからの出線を所定の順序に
なるように並列に配置して、読み出し専用記憶装置(Ｒ
ＯＭ)１が出力するデータが、処理装置２のデータ幅に
なる毎にフリップフロップ内のデータを同時に出力する
ようにした。
出力を利用して配線の量の最小化及びシフトレジスタの
制御信号を同一の信号を用いて簡単化する。 【構成】 読み出し専用記憶装置(ＲＯＭ)１からの入力
に対して複数段のフリップフロップのシフトレジスタ10
を設け、各フリップフロップからの出線を所定の順序に
なるように並列に配置して、読み出し専用記憶装置(Ｒ
ＯＭ)１が出力するデータが、処理装置２のデータ幅に
なる毎にフリップフロップ内のデータを同時に出力する
ようにした。
Description
【０００１】
【産業上の利用分野】本発明は、処理装置が一度に処理
することができるデータのビット数と、該処理装置がア
クセス(データを読み込む)する記憶装置が一度に出力す
ることができるデータのビット数が異なる場合に、前記
処理装置と前記記憶装置とを接続するデータ幅変換装置
に関する。
することができるデータのビット数と、該処理装置がア
クセス(データを読み込む)する記憶装置が一度に出力す
ることができるデータのビット数が異なる場合に、前記
処理装置と前記記憶装置とを接続するデータ幅変換装置
に関する。
【０００２】
【従来の技術】近年、一度に大量のデータを処理するこ
とができる処理装置と、大容量の記憶装置を用いた情報
処理装置の発展には目ざましいものがある。情報処理装
置を構成するに当たって、大半のデータは読み書き両用
メモリ(ＲＡＭ)に書き込まれて利用されるため、読み出
し専用の記憶装置(ＲＯＭ)に記憶しておくべきデータは
比較的少量である。また小容量のＲＯＭについてはその
利用分野が限られており、最近では生産が縮小されてき
ている。記憶容量が大きなＲＯＭでも一度に出力できる
データのビット数は、処理装置が一度に処理できるデー
タのビット数よりも少ないことが一般的になっている。
とができる処理装置と、大容量の記憶装置を用いた情報
処理装置の発展には目ざましいものがある。情報処理装
置を構成するに当たって、大半のデータは読み書き両用
メモリ(ＲＡＭ)に書き込まれて利用されるため、読み出
し専用の記憶装置(ＲＯＭ)に記憶しておくべきデータは
比較的少量である。また小容量のＲＯＭについてはその
利用分野が限られており、最近では生産が縮小されてき
ている。記憶容量が大きなＲＯＭでも一度に出力できる
データのビット数は、処理装置が一度に処理できるデー
タのビット数よりも少ないことが一般的になっている。
【０００３】またＲＡＭの場合には少ないビット幅を持
つ素子を並列に用いることで一度に処理装置が処理でき
るビット数と同一のビット数を出力させている。しかし
この方法では記憶装置全体の記憶容量は非常に大きくな
ってしまう。ＲＯＭの場合大きな記憶容量を必要としな
いためこの方法は適当ではない。
つ素子を並列に用いることで一度に処理装置が処理でき
るビット数と同一のビット数を出力させている。しかし
この方法では記憶装置全体の記憶容量は非常に大きくな
ってしまう。ＲＯＭの場合大きな記憶容量を必要としな
いためこの方法は適当ではない。
【０００４】そこでデータのビット数を変換する装置が
必要になってきた。具体的には図２に示すようなビット
数変換装置を設ける。図において、１はＲＯＭ、２は処
理装置、３はデータ幅変換装置、ｐ，ｑはデータであ
る。これは、ＲＯＭ１からは一度にｋビットのデータｐ
だけ出力することができる。データ幅変換装置３では時
間的に分離されたｎ個のデータｐを直列・並列変換を行
い、一度にまとめてｎｋビットのデータｑとして処理装
置２に対して出力する。
必要になってきた。具体的には図２に示すようなビット
数変換装置を設ける。図において、１はＲＯＭ、２は処
理装置、３はデータ幅変換装置、ｐ，ｑはデータであ
る。これは、ＲＯＭ１からは一度にｋビットのデータｐ
だけ出力することができる。データ幅変換装置３では時
間的に分離されたｎ個のデータｐを直列・並列変換を行
い、一度にまとめてｎｋビットのデータｑとして処理装
置２に対して出力する。
【０００５】以下に従来のデータ幅変換装置について説
明する。図３は従来のデータ幅変換装置のブロック図で
あり、図において、４はｋビットのｎ個のラッチ装置、
５はｎ個のラッチ装置を制御するラッチ制御装置、６は
ＲＯＭ１から出力されるデータｐを伝えるｋビット幅の
ＲＯＭバス、７はデータ幅変換装置３によって変換され
たデータを出力するｎｋビット幅の出力バス、８はラッ
チ信号、９は受理信号である。
明する。図３は従来のデータ幅変換装置のブロック図で
あり、図において、４はｋビットのｎ個のラッチ装置、
５はｎ個のラッチ装置を制御するラッチ制御装置、６は
ＲＯＭ１から出力されるデータｐを伝えるｋビット幅の
ＲＯＭバス、７はデータ幅変換装置３によって変換され
たデータを出力するｎｋビット幅の出力バス、８はラッ
チ信号、９は受理信号である。
【０００６】以上のように構成されたデータ幅変換装置
３について、以下にその動作を説明する。処理装置２か
らのデータの要求に対して、ＲＯＭ１からｋビットをひ
とまとめとしたデータｐが直列にｎ個だけ出力される。
各ラッチ装置４は対応する該データをラッチしｎ個のデ
ータｐが揃ったとき受理信号９を出力し一度にｎｋビッ
トのデータとして処理装置２にデータを渡す。以下これ
を繰返す。
３について、以下にその動作を説明する。処理装置２か
らのデータの要求に対して、ＲＯＭ１からｋビットをひ
とまとめとしたデータｐが直列にｎ個だけ出力される。
各ラッチ装置４は対応する該データをラッチしｎ個のデ
ータｐが揃ったとき受理信号９を出力し一度にｎｋビッ
トのデータとして処理装置２にデータを渡す。以下これ
を繰返す。
【０００７】更に詳細にその動作を説明をする。まずＲ
ＯＭバス６を通してＲＯＭ１から０番目のｋビットのデ
ータがｎ個の全てのラッチ装置４に入力される。０番目
のラッチ装置４に対してのみラッチ制御装置５からラッ
チ信号８が送られる。このラッチ信号８を受け取った０
番目のラッチ装置４はＲＯＭバス６上のデータをラッチ
する。０番目以外のラッチ装置４はＲＯＭバス６のデー
タをラッチしない。
ＯＭバス６を通してＲＯＭ１から０番目のｋビットのデ
ータがｎ個の全てのラッチ装置４に入力される。０番目
のラッチ装置４に対してのみラッチ制御装置５からラッ
チ信号８が送られる。このラッチ信号８を受け取った０
番目のラッチ装置４はＲＯＭバス６上のデータをラッチ
する。０番目以外のラッチ装置４はＲＯＭバス６のデー
タをラッチしない。
【０００８】次にＲＯＭ１から１番目のｋビットのデー
タが出力される。ラッチ制御装置５は１番目のラッチ装
置４に対してラッチ信号８を送る。ラッチ信号８を受け
取った１番目のラッチ装置４はＲＯＭバス６上のデータ
をラッチする。
タが出力される。ラッチ制御装置５は１番目のラッチ装
置４に対してラッチ信号８を送る。ラッチ信号８を受け
取った１番目のラッチ装置４はＲＯＭバス６上のデータ
をラッチする。
【０００９】以下同様にＲＯＭ１から順に出力されてく
るｎ個のデータｐをすべて対応するラッチ装置４にラッ
チする。処理装置２はｎ個のラッチ装置４から出力され
るｎｋビットのデータを出力バス７を通して受け取る。
るｎ個のデータｐをすべて対応するラッチ装置４にラッ
チする。処理装置２はｎ個のラッチ装置４から出力され
るｎｋビットのデータを出力バス７を通して受け取る。
【００１０】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、ＲＯＭバス６の信号をｎ個の全てのラッチ
装置４に入力する必要がある。従って配線の量が非常に
多くそのため基盤の面積が大きくなってしまう。またＲ
ＯＭバス６の出力を複数のラッチ装置４の入力として使
うため、負荷容量の増大を招く。
の構成では、ＲＯＭバス６の信号をｎ個の全てのラッチ
装置４に入力する必要がある。従って配線の量が非常に
多くそのため基盤の面積が大きくなってしまう。またＲ
ＯＭバス６の出力を複数のラッチ装置４の入力として使
うため、負荷容量の増大を招く。
【００１１】更に各々のラッチ装置４に対して独立して
ラッチ信号８を作ってやる必要があるため複雑なラッチ
制御装置５が必要となる。このように従来の構成では以
上のような問題点を有していた。
ラッチ信号８を作ってやる必要があるため複雑なラッチ
制御装置５が必要となる。このように従来の構成では以
上のような問題点を有していた。
【００１２】本発明は、このような従来の問題点を解決
し、シフトレジスタのシリアル入力及びパラレル出力を
利用して配線の量の最少化及びシフトレジスタの制御信
号を同一の信号を用いて簡単化することを目的とする。
し、シフトレジスタのシリアル入力及びパラレル出力を
利用して配線の量の最少化及びシフトレジスタの制御信
号を同一の信号を用いて簡単化することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、ビット数ｋ
(ｋ≧１)からなるデータを一度に出力する読み出し専用
記憶装置と、該ビット数の整数ｎ(ｎ≧１)倍のビット数
(ｎｋ)からなるデータを処理する処理装置との接続装置
であって、前記専用記憶装置からの出力される各ビット
に対してフリップフロップｎ段からなるシフトレジスタ
をｋ個備え、処理装置への各フリップフロップからの出
線は、ｎ段目の出線、(ｎ−１)段目の出線・・１段目の
出線の順序に並列に配置し、該読み出し専用記憶装置が
ｎ個のデータを出力する毎に、前記シフトレジスタ内の
データを出線により同時に出力することを特徴とする。
(ｋ≧１)からなるデータを一度に出力する読み出し専用
記憶装置と、該ビット数の整数ｎ(ｎ≧１)倍のビット数
(ｎｋ)からなるデータを処理する処理装置との接続装置
であって、前記専用記憶装置からの出力される各ビット
に対してフリップフロップｎ段からなるシフトレジスタ
をｋ個備え、処理装置への各フリップフロップからの出
線は、ｎ段目の出線、(ｎ−１)段目の出線・・１段目の
出線の順序に並列に配置し、該読み出し専用記憶装置が
ｎ個のデータを出力する毎に、前記シフトレジスタ内の
データを出線により同時に出力することを特徴とする。
【００１４】
【作用】本発明によれば、シフトレジスタのシリアル入
力側からＲＯＭのデータを入力するため、ＲＯＭのデー
タ線と変換装置の入力ピンが１対１に対応し配線の量が
最少となり、また負荷容量も最小となる。更に全てのシ
フトレジスタに対して同一のシフト制御装置を送ること
で変換が行われるので、制御回路を単純にできる。
力側からＲＯＭのデータを入力するため、ＲＯＭのデー
タ線と変換装置の入力ピンが１対１に対応し配線の量が
最少となり、また負荷容量も最小となる。更に全てのシ
フトレジスタに対して同一のシフト制御装置を送ること
で変換が行われるので、制御回路を単純にできる。
【００１５】
【実施例】図１は本発明の一実施例のブロック構成図を
示し、これはｋ＝４，ｎ＝２の場合である。図において
10はシフトレジスタ、11は第２段のフリップフロップＦ
ＦＬ、12は初段のフリップフロップＦＦＨ、13はタイミ
ング発生装置、14，15は出線、ａはＲＯＭ１から出力さ
れる第０番目のｋビットのデータ、ｂは第１番目のｋビ
ットのデータ、ｃはデータ幅変換装置３から出力される
ｎｋビットのデータ、ｄはシフト制御信号、ｅは受理信
号である。
示し、これはｋ＝４，ｎ＝２の場合である。図において
10はシフトレジスタ、11は第２段のフリップフロップＦ
ＦＬ、12は初段のフリップフロップＦＦＨ、13はタイミ
ング発生装置、14，15は出線、ａはＲＯＭ１から出力さ
れる第０番目のｋビットのデータ、ｂは第１番目のｋビ
ットのデータ、ｃはデータ幅変換装置３から出力される
ｎｋビットのデータ、ｄはシフト制御信号、ｅは受理信
号である。
【００１６】ここで、上記シフトレジスタ10はｎ＝２の
第２段のフリップフロップＦＦＬ11と初段のフリップフ
ロップＦＦＨ12より構成される。シフトレジスタ10のフ
リップフロップから処理装置２への出線はＮ段目の出線
14、(ｎ−１)段目の出線15・・１段目の出線の順序に並
列に配置する。
第２段のフリップフロップＦＦＬ11と初段のフリップフ
ロップＦＦＨ12より構成される。シフトレジスタ10のフ
リップフロップから処理装置２への出線はＮ段目の出線
14、(ｎ−１)段目の出線15・・１段目の出線の順序に並
列に配置する。
【００１７】その動作を説明すると、ＲＯＭ１からＲＯ
Ｍバス６を経由して第０番目のｋビットのデータａが出
力される。該データａが該ＲＯＭバス６上で確定した
後、タイミング発生装置13からシフト制御信号ｄが出力
され、該ＲＯＭバス６上の前記データａをＦＦＨ12がラ
ッチする。
Ｍバス６を経由して第０番目のｋビットのデータａが出
力される。該データａが該ＲＯＭバス６上で確定した
後、タイミング発生装置13からシフト制御信号ｄが出力
され、該ＲＯＭバス６上の前記データａをＦＦＨ12がラ
ッチする。
【００１８】次に前記ＲＯＭ１からは次の第１番目のｋ
ビットのデータｂが出力され、該ＲＯＭバス６上に確定
した後、タイミング発生装置13からシフト制御信号ｄが
出力され、前記シフトレジスタ10は前記データａをＦＦ
Ｌ11へシフトすると同時に、ＦＦＨ12にも前記ＲＯＭバ
ス６上の前記データｂをラッチする。
ビットのデータｂが出力され、該ＲＯＭバス６上に確定
した後、タイミング発生装置13からシフト制御信号ｄが
出力され、前記シフトレジスタ10は前記データａをＦＦ
Ｌ11へシフトすると同時に、ＦＦＨ12にも前記ＲＯＭバ
ス６上の前記データｂをラッチする。
【００１９】ここでシフトレジスタ10はＲＯＭ１のｎ個
のデータが揃ったので該ＲＯＭ１から出力されるｊ(ｎ
−１≧ｊ≧０)番目のデータのｉ(ｋ−１≧ｊ≧０)番目
のビットはデータｃのｊｋ＋１番目のビットとなり、前
記タイミング発生装置13から処理装置２に対し受理信号
ｅを出力し、データｄが確定したことを知らせる。前記
処理装置２は該データｄのｎｋビットを並列入力として
受け取る。
のデータが揃ったので該ＲＯＭ１から出力されるｊ(ｎ
−１≧ｊ≧０)番目のデータのｉ(ｋ−１≧ｊ≧０)番目
のビットはデータｃのｊｋ＋１番目のビットとなり、前
記タイミング発生装置13から処理装置２に対し受理信号
ｅを出力し、データｄが確定したことを知らせる。前記
処理装置２は該データｄのｎｋビットを並列入力として
受け取る。
【００２０】以上のように本実施例によれば、シフトレ
ジスタのシリアル入力及びパラレル出力を利用すること
により、ＲＯＭの１本の出力が接続される変換装置の入
力ピンが１本となり、これは最少である。これにより配
線の量が最少となりＲＯＭの出力ピンの負荷も最小とな
る。更に、シフトレジスタの制御信号は全て同一の信号
を用いることができるので、制御回路が簡単になる。
ジスタのシリアル入力及びパラレル出力を利用すること
により、ＲＯＭの１本の出力が接続される変換装置の入
力ピンが１本となり、これは最少である。これにより配
線の量が最少となりＲＯＭの出力ピンの負荷も最小とな
る。更に、シフトレジスタの制御信号は全て同一の信号
を用いることができるので、制御回路が簡単になる。
【００２１】
【発明の効果】以上説明したように本発明のデータ幅変
換装置は、シフトレジスタを用いることにより配線の量
を最少にすることができ、基盤の小型化による装置の小
型化ができる。また負荷容量を最小にすることができ
る。更に同一の制御信号を用いることによって制御回路
を簡単にすることができるという優れたデータ幅変換装
置を実現できるものである。
換装置は、シフトレジスタを用いることにより配線の量
を最少にすることができ、基盤の小型化による装置の小
型化ができる。また負荷容量を最小にすることができ
る。更に同一の制御信号を用いることによって制御回路
を簡単にすることができるという優れたデータ幅変換装
置を実現できるものである。
【図１】本発明の一実施例におけるデータ幅変換装置の
ブロック構成図である。
ブロック構成図である。
【図２】データのビット数変換装置のブロック図であ
る。
る。
【図３】図２に示す従来のデータ幅変換装置のブロック
図である。
図である。
１…ＲＯＭ、 ２…処理装置、 ３…データ幅変換装
置、 ６…ＲＯＭバス、10…シフトレジスタ、 11…フ
リップフロップＦＦＬ、 12…フリップフロップＦＦ
Ｈ、 13…タイミング発生装置、 ａ…第０番目のｋビ
ットのデータ、 ｂ…第１番目のｋビットのデータ、
ｃ…出力バス上のｋビットのデータ、 ｄ…シフト制御
信号、 ｅ…受理信号、 ｐ，ｑ…データ。
置、 ６…ＲＯＭバス、10…シフトレジスタ、 11…フ
リップフロップＦＦＬ、 12…フリップフロップＦＦ
Ｈ、 13…タイミング発生装置、 ａ…第０番目のｋビ
ットのデータ、 ｂ…第１番目のｋビットのデータ、
ｃ…出力バス上のｋビットのデータ、 ｄ…シフト制御
信号、 ｅ…受理信号、 ｐ，ｑ…データ。
Claims (1)
- 【請求項１】 ビット数ｋ(ｋ≧１)からなるデータを一
度に出力する読み出し専用記憶装置と、該ビット数の整
数ｎ(ｎ≧１)倍のビット数(ｎｋ)からなるデータを処理
する処理装置との接続装置であって、前記専用記憶装置
からの出力される各ビットに対してフリップフロップｎ
段からなるシフトレジスタをｋ個備え、前記処理装置へ
の各前記フリップフロップからの出線は、ｎ段目の出
線、(ｎ−１)段目の出線・・１段目の出線の順序に並列
に配置し、前記読み出し専用記憶装置がｎ個のデータを
出力する毎に、前記シフトレジスタ内のデータを出線に
より同時に出力することを特徴とするデータ幅変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6188391A JPH05173956A (ja) | 1991-03-26 | 1991-03-26 | データ幅変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6188391A JPH05173956A (ja) | 1991-03-26 | 1991-03-26 | データ幅変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173956A true JPH05173956A (ja) | 1993-07-13 |
Family
ID=13183989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6188391A Pending JPH05173956A (ja) | 1991-03-26 | 1991-03-26 | データ幅変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6523080B1 (en) | 1996-07-10 | 2003-02-18 | International Business Machines Corporation | Shared bus non-sequential data ordering method and apparatus |
-
1991
- 1991-03-26 JP JP6188391A patent/JPH05173956A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6523080B1 (en) | 1996-07-10 | 2003-02-18 | International Business Machines Corporation | Shared bus non-sequential data ordering method and apparatus |
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